Tenemos un FPGA Stratix V en el que queremos ejecutar un PHY y MAC Ethernet 1G. Debido a que no tenemos un reloj de referencia de 125 MHz disponible, estamos considerando utilizar un PLL interno al FPGA para generar un reloj de 125 MHz a partir de un reloj de una frecuencia diferente.
Se sabe que los PLL internos de los FPGA tienen alto jitter. ¿Se cumplirían los requisitos de jitter de 1G Ethernet si utilizáramos un PLL interno como reloj de referencia para nuestro 1G PHY / MAC? ¿Cuáles son los requisitos de IEEE en el jitter determinístico para el reloj de referencia de un MAC 1G?