Intentando optimizar el discriminador de fase PLL simple: ¿no hay un equivalente disponible?

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Lo que busco es el discriminador de fase "número 3" del venerable 4046 PLL. Es decir, un latch SR detectado borde, efectivamente. Un flanco ascendente en la entrada 1 hace que la salida sea alta. Un flanco ascendente en la entrada 2 hace que la salida sea baja.

Eso es todo. No hay chanchullos de lujo. Aquí hay uno:

simular este circuito : esquema creado usando CircuitLab

El problema es que es un montón de lógica discreta. El 4046 es un paquete TSSOP-16, pero usted desecha la mayor parte de la funcionalidad.

Francamente, no puedo creer que esto exacto no esté disponible como SOT23-5 en algún lugar. Pero todos los lats / flip-flops SR que encuentro en DigiKey no son activados por flancos, ni son una lógica positiva (flanco ascendente).

    
pregunta nsayer

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De acuerdo con el libro de datos CMOS de National Semiconductor de 1984, el Comparador de Fase I es una compuerta XOR simple, que mantiene una relación de 90 ° entre sus entradas. El Comparador de fase III es un simple latón S-R (sensible al nivel, no al borde), que mantiene una relación de fase de 180 ° entre las dos entradas. Requiere que las señales estén condicionadas externamente a pulsos estrechos, por lo que el esquema de su pregunta es bastante parecido.

Phase Comparator II es la verdadera lógica sensible al borde que hace que las entradas estén en fase (0 °). La implementación completa (del libro de datos) se reproduce a continuación. Supongo que la mayoría de la gente hoy implementaría esto como parte de su CPLD o FPGA.

simular este circuito : esquema creado usando CircuitLab

    
respondido por el Dave Tweed

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