harán dos plls con reloj de referencia compartido

No desviarse de su referencia es el propósito completo de una PLL en la vida. Dos de ellos que están bloqueados a la misma referencia no se alejarán el uno del otro. Habrá un poco de ruido / fluctuación de fase que no está correlacionado entre los dos, pero no se separarán con el tiempo mientras ambos permanezcan bloqueados (como dijo mkeith).

Dijiste que sientes que tendrán una diferencia de fase. Tienes razón, tendrán una diferencia de fase, pero será estable. Si lo mide, puede compensarlo en su sistema. Los dos PLL estarán desfasados porque los dos chips diferentes "verán" diferentes fases del reloj de referencia debido a las diferencias de tiempo de propagación. Por lo tanto, las salidas de los dos PLL no estarán en fase.

Tienes razón. Un PLL tendrá un ligero error de fase (debido a los desajustes de sincronización en el detector de fase y los desajustes de corriente en la bomba de carga), que permanece aproximadamente constante. Agregue a eso alguna fluctuación no determinista inducida por varias fuentes de ruido. Sin embargo, la frecuencia será, en promedio, perfectamente correcta.

Dicho esto, cuando se colocan dos PLL en el mismo sistema, pueden interactuar entre sí (a través de su fuente de alimentación y tierra compartida). Esto puede causar jitter de fase extra.

Por ejemplo, si un PLL tiende naturalmente a emitir su borde de reloj ligeramente antes del segundo, el primero puede activar el segundo de manera prematura al sacudir su fuente de alimentación. El segundo PLL lo percibirá como un error "demasiado temprano", y ralentizará aún más su reloj (hasta que los bordes estén espaciados en un intervalo suficiente para que ya no interactúen). Sin embargo, lo percibirá como un error "demasiado tarde" y se acelerará hasta que empiecen a interactuar nuevamente. De esta manera, la interacción de los PLL puede ser una causa de fluctuación determinística.

En promedio, sin embargo, la frecuencia aún debería ser correcta.

Un punto vital que aún no se ha mencionado es que a pesar de que las dos salidas PLL no se alejarán del reloj de referencia, o de una a la otra, ninguna podrá usarse de manera segura para sincronizar las señales sincronizadas por la otra a menos que se toman medidas deliberadas para garantizar que las señales no cambien en ningún lugar cerca del momento en que se muestrean. Si dos dispositivos sincronizados por las dos salidas de PLL intentan enviar datos entre sí, y cada dispositivo muestrea aproximadamente al mismo tiempo que el otro genera nuevos datos, puede parecer que los dos relojes tergiversan horriblemente entre sí; el problema puede mejorarse ya sea haciendo que los dos dispositivos muestren un flanco ascendente del reloj pero retrasen sus salidas hasta un borde descendente del reloj, o bien al tener una muestra del dispositivo y cambiar sus salidas en los flancos ascendentes del reloj, mientras que el otro muestrea y cambia sus salidas en bordes que caen

Depende.

En buenas condiciones, no, dos PLL idénticos no se desviarán (alejándose uno del otro). Sin embargo, dado que no están en el mismo chip y no ha especificado cómo se envía realmente la referencia a los PLL, las diferencias en la ruta de la señal podrían hacer que se separen.