He estado tratando de multiplexar una pantalla de siete dígitos de siete segmentos en mi placa FPGA, pero me he estado ejecutando para no obtenerla lo suficientemente rápido para que se vea sólido al ojo humano.
Puede ver un ejemplo de la vel...
La búsqueda de imágenes de Google devuelve pájaros y bolas con esta imagen pero, por lo que veo, no tiene nada que ver con ellas.
LabúsquedadeimágenesdeGoogledevuelvelaropa,elalgodónyalgunaspersonaspequeñasyextrañasconestopero,porloquepuedove...
Deseo adjuntar una cámara de tablero y una pantalla a un fpga y tener una interfaz a una PC implementada.
Esto debería ser al menos una velocidad usb2 para video. ¿Qué es necesario para implementar usb en un fpga? ¿Hay algún IC que deba consi...
Uno de mis módulos de hardware utiliza una máquina de estado que se activa cuando la señal de entrada IN es HI (que es un par LVDS en Microsemi proASIC FPGA). El problema surge cuando no hay nada conectado al par de entrada LVDS, por lo que mi...
Estoy trabajando en un detector sensible a la fase que utiliza un FPGA para el procesamiento de la señal. Para una entrada de una sinusoide pura con frecuencia conocida y en el rango de 1 Vrms, necesito encontrar la fase de la entrada en Referen...
Soy muy nuevo en el desarrollo de FPGA, pero tengo una aplicación relativamente simple que estoy intentando implementar en un Microsemi ProASIC3. El hardware con el que tengo que trabajar no tiene una fuente de reloj externa (es decir, no tiene...
Como he encontrado hasta ahora, hay dos tipos de codificadores incrementales para la aplicación de detección / cálculo de velocidad / posición rotacional.
1) IC de encoder incrementales magnéticos, por ejemplo: - Interfaz SSI, SPI o I2C, reso...
Antecedentes del problema: Mi objetivo final es implementar un controlador host SATA en un Artix 7 FPGA. Habiendo dicho eso, primero me estoy enfocando en la capa física. A través de mi investigación, he encontrado y leído a través de IP de có...
MT9M001 es un sensor de imagen CMOS. Como resultado, proporciona FRAME_VALID, LINE_VALID y DATA. Las señales de salida están sincronizadas (alineadas por el borde) por PIXCLK, que es generada por el sensor. La hoja de datos está, por ejemplo, en...
Tengo algunos problemas para entender la convención de tiempo de un comando SDC:
set_output_delay 1.0 -clock_fall -clock CLK2 –min {OUT1}
set_output_delay 1.4 -clock_fall -clock CLK2 –max {OUT1}
¿Significa esto que después del reloj de lanz...