Preguntas con etiqueta 'fpga'

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Número máximo de unidades lógicas / puertas por cable de salida de unidad lógica: FPGA

No pude encontrar ninguna información sobre esto. ¿Existe una regla general o cambia para todos los proveedores (altera o xilinx)? Supongamos que tengo un flip flop y quiero conectar 10 flip-flops a su salida. Normalmente, en mi laboratorio d...
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AM335x FPGA Memory Integration

Actualmente estoy diseñando una mesa de mezclas digital. Tenemos una gran cantidad de ADC y DAC (más de lo que puede manejar el puerto serie de audio multicanal en el procesador). Decidimos que la solución para esto era utilizar un FPGA para int...
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¿Cómo diseña un sistema Zynq PS-PL con un acelerador / coprocesador en el PL?

Soy nuevo en el desarrollo de FPGA y estoy tratando de construir un sistema simple usando el SoC de Zynq (en el Zedboard). Consistirá en un bloque de IP generado usando Vivado HLS que aceptará matrices de datos, operará en ellas y producirá matr...
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Problema al conectar el divisor de reloj generado por CORE Generator al diseño I2S para Spartan 6

Estoy tratando de conectar el divisor de reloj generado por el Generador CORE al receptor I2S y al transmisor I2S en Spartan 6. La PLL_BASE se conecta a través del módulo ODDR2, según se recomienda. Tanto el receptor como el transmisor funcionan...
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Restricciones de tiempo

Necesito muestrear datos de 24 bits en un DAC a 25 MHz. Los datos provienen de un diseño, implementado en FPGA. En cada ciclo de reloj, el FPGA genera datos de 24 bits, que el DAC debe muestrear en el siguiente ciclo. Adjunto una imagen del dise...
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Fallo de instancia de componente VHDL, ¿Entidad o arquitectura erróneas?

Quiero diseñar un receptor / transmisor UART y ya he desarrollado el receptor vhdl , pero cuando declaro y crea una instancia del componente del receptor en el diseño de mi placa principal, obtengo muchos errores de sintaxis en ambos archivos,...
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Deserialización de metastabilidad y dominio de cruce de reloj

Tengounapreguntasobrelametastabilidadyeldominiodecrucedereloj.NecesitodeserializarunflujodebitsdeunADC.TXCLK,TXOUT1,INCLKsonlassalidasdelADC. Así que la idea era registrar el DATA TXOUT1 en un registro de turno sincronizado por TXCLK, luego c...
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Uso del reloj en restricciones de IO de estilo SDC para FPGA

Pregunta sobre el uso del reloj en las restricciones de retardo de E / S de estilo SDC La intención de este informe es aclarar cómo debe restringirse una interfaz de IO de FPGA. Como preámbulo, las dos restricciones de tiempo que se pueden us...
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Problema al simular un contador de 12 bits utilizando contadores 3x 4bit 74163

He conectado un circuito que incluye tres contadores que son el IC 74163. Este IC específico es un contador de 4 bits. Quiero hacer un contador más grande que pueda contar 752 pasos con una frecuencia de entrada de 20 MHz. El hecho es que mi con...
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¿Cómo configura la resolución de tiempo en Synplify?

Estoy generando un pulso de 1 khz desde un reloj de 32 MHz, naturalmente a través de un contador. No es una tarea difícil, así que puedes imaginar mi sorpresa cuando el resultado se ejecuta a 992Hz ... Simulando el modelo de comportamiento de...