Tengo un gran núcleo generador de sistema desarrollado originalmente con la versión 13.2.
Actualmente estamos actualizando algunos proyectos a la última versión de ISE, la 14.7.
En el paso final consolidamos el proyecto generado por SysGen, e...
¿Puedo implementar una Radio FM en el kit Spartan 3E?
Problemas iniciales que estoy enfrentando-
¿Cómo conecto la antena con el kit Spartan 3E?
Implementando el convertidor A / D.
Tengo una placa con una memoria DDR3 y un Virtex 7 FPGA. He utilizado Xilinx MIG para crear un controlador de memoria y puedo leer / escribir con éxito en la memoria usando registros de Microblaze. Me gustaría llenar todo el módulo de memoria DD...
Estoy trabajando en la codificación de un Regsiter a1 con las señales de entrada b1,rst y wra1
el registro a1 se inicializa a un valor específico al reiniciar.
a1 solo cambia su valor a b1 cuando wra...
En esta link es una descripción del kit Altera DE1-SoC, y la parte inferior de la página muestra el diagrama del chip SoC-FPGA. Muestra que algunos periféricos están conectados al FPGA y otros están conectados al HPS. La pregunta es: ¿Eso impl...
Estoy intentando programar el sintetizador PLL ADF4158 con SPARTAN 6 FPGA utilizando Microboard LX9. Estudié VHDL por un semestre 4 años antes, y no uso práctico después de eso. Así que necesito la sugerencia de algunos expertos para actualizar...
Estoy diseñando una interfaz de mouse PS / 2 para la placa BASYS 2 FPGA. Como debe saber para comunicarse con un mouse PS / 2, necesita un protocolo, así que si escribo mi programa VHDL para el protocolo PS / 2 y luego conecto un mouse USB con u...
Tengo un pequeño problema con las restricciones de tiempo de cruce de mi dominio del reloj.
Tengo dos grupos de reloj
set_clock_groups -asynchronous -group {clk_A} -group {clk_B}
Según tengo entendido, esto hará que todas las señales de...
Estoy siguiendo un curso en línea Altera de Altera en su software de análisis de tiempo llamado TimeQuest. En él, recomiendan que, como mínimo , todos los puertos de reloj y de E / S estén restringidos.
En mi diseño de FPGA, estoy generand...
Hice una pregunta relacionada aquí .
El tablero es Lattice MACHX02 1200 ZE.
Estoy usando la Biblioteca FTDI FTCSPI para acceder a Lattice FPGA UFM a través del FTPTT. Configuré el FPGA en SPI esclavo usando IPExpress. Estoy seguro de que el...