En el documento "Mejora del rendimiento del Acelerador FPGA basado en OpenCL para convolucional Red neuronal " en la tabla 6 hay una métrica llamada Performance Density . Se define como the number of arithmetic operations that one DSP...
Estoy trabajando con un FPGA que hace 10Gb ethernet. Según tengo entendido, en el nivel PHY la frecuencia del reloj es de 322.265625 MHz para un bus de 32 bits de ancho, pero en el nivel MAC, la frecuencia del reloj es de 156.25 MHz para un bus...
Tengo una pregunta general sobre la eficiencia de una máquina de estado sintetizable.
La primera versión usa el mismo contador para cada estado.
El segundo usa un contador propio para cada estado.
¿Qué versión de las dos es más eficiente (áre...
Antes de escribir esta pregunta, leí varios hilos similares, pero no encontré la respuesta que estaba buscando. Cuando necesitamos un cambio de nivel de voltaje, lo primero que viene a la mente es un divisor de voltaje. Pero en ciertos casos en...
Voy a comprar un MachXO3 FPGA de Lattice, famoso por su bajo costo, para crear un puente entre una entrada HDMI y una salida MIPI DSI para una visualización de bajo costo / alta resolución.
Lattice le permite comprar solo el FPGA sin la ruptu...
Acabo de comprar un FPGA y estoy aprendiendo Verilog, pero me he topado con algunas confusiones, la mayoría de ellas con respecto al reloj.
Mi primera pregunta es, ¿cómo funciona la lógica secuencial? ¿Se hacen las asignaciones, una por ciclo...
Estoy trabajando en un proyecto en spartan 6 usando xilinx ISE 14.7. Cuando abrí una vista esquemática, no puedo reconocer el triángulo rojo entre esas conexiones, que creo que no debería ser un bloque predefinido como el búfer. ¿Es eso un ampli...
Entiendo que el nivel de voltaje para el estándar LVDS tiene un voltaje de compensación típico de 1.25 V y una variación de voltaje de 350 mV. Sin embargo, cuando estoy haciendo un mapeo de pines en Xilinx FPGA, encontré un estándar diferente de...
El diseño es de un documento FPGA de Xilinx . Creo que estas son tablas de consulta preprogramadas porque no hay entrada de bit de selección, pero en la parte inferior dice que son:
Multiplexor [s] controlado por el programa de configurac...
Tenemos un lote de producción de PCB con reguladores defectuosos que producen 2.4 voltios en lugar de 1.25 voltios. La única carga en el nodo de 1.25 voltios es la entrada VccInt en un Xilinx Spartan 3E FPGA. El límite máximo es de 1,32 voltios...