¿Cómo se implementa de manera eficiente un contador de ventanas, contando unos en una línea de entrada en la última palabra, por ejemplo? 10000 ciclos de clk (en VHDL para usar en un FPGA)?
Mi idea: tomar un registro de desplazamiento (para r...
Creé un diseño VHDL que necesita una entrada de reloj de 50 MHz. El Spartan-6 en el que estoy trabajando me da una señal de reloj de 100 MHz, así que utilicé el Asistente de reloj de Xilinx para obtener un reloj de 50 MHz. Cuando elijo "No Buffe...
Tengo una duda sobre los dominios de reloj y la sincronización FF. Estoy trabajando en un FPGA y tengo dos dominios de reloj. En el dominio del primer reloj hay una frecuencia de reloj de 125 MHz, en el segundo la frecuencia es generada por un P...
Actualmente estoy usando el Altera MAX10 basado en flash, diseñado para ser conectado al procesador principal que ejecuta Linux en una placa personalizada (el FPGA solo implementa algunos periféricos; el procesador que ejecuta Linux es un diseño...
Imagina que tenemos dos declaraciones simultáneas que dependen una de la otra:
ARCHITECTURE Behavior of xxx IS
BEGIN
s1 <= (A and B and s2);
s2 <= (B and C and s1);
END Behavior;
Entonces, si A o B o s2 cambian, s1 se actuali...
Tengo un problema al conectar diferentes módulos en un módulo superior. Quiero hacer un PWM muy simple usando un contador y un comparador.
Contador:
module counter
#(parameter N = 6)
(...
Quería preguntar si es posible usar un pin de inout como inout y normal out? Los dos comportamientos deben ser conmutados a través de un MUX. El motivo de esta implementación de aspecto extraño es que tengo dos placas y quiero usar el mismo fluj...
He estado implementando un módulo de hardware en VHDL para parte de mi disertación universitaria y quiero implementarlo como parte de un núcleo NIOS II en mi FPGA ciclón 2. Esto usa la interfaz de Avalon, ¿qué recursos puedo considerar para dise...
Estoy tratando de simular un módulo verilog que usa el módulo "lpm_add_sub" para proporcionar un sumador con un arrastre por separado (por alguna razón, Quartus II no reconoce ese a+b+c donde c es un solo bit se puede implementar e...
Espero hacer un trabajo de desarrollo en FPGA de Altera que probablemente sea más grande de lo que es compatible con la edición gratuita de ModelSim. Tengo una copia antigua de la versión completa (versión 6.5, creo). ¿Es probable que funcione p...