Soy un principiante completo con VHDL y casi un principiante con lógica digital y tengo un problema para leer un libro que estoy leyendo. En particular, un ejercicio solicita construir un contador con una habilitación y un interruptor de reinici...
Hace un tiempo hice una pregunta sobre el cruce de dominios de reloj
Diseñe la práctica cruzando dominios de reloj y señales asíncronas .
Una de las "reglas" es no sincronizar nunca la señal de bits múltiples bit a bit, debido a errores de t...
Este es mi código para un multiplexor simple de 2-1 8 bits, donde SW[17] es mi selector.
Si está activado, muestra Y = SW[15:8] , si está desactivado, muestra X = SW[7:0] .
module part2 (SW, LEDR, LEDG);
input [17:0]...
Estoy intentando desarrollar un enlace de datos digitales basado en FPGA (espartano 3E) donde el transmisor serializa una entrada paralela de 8 bits a un solo canal. En el lado del receptor, quiero recuperar los datos mediante la serialización....
Específicamente se están estudiando los FPGA MAX 10. Los bancos IO se alimentan a través de sus propios pines de alimentación. Ya sé que los bancos 1 y 8 deben estar encendidos con el núcleo para poder cargar la configuración.
La pregunta es,...
Estoy evaluando este código a continuación.
Pero vi que la salida lógica de la RTL y el Visor de mapas tecnológicos son diferentes.
Yo uso Quartus Prime Elite Edition.
¿Me estoy perdiendo algo?
esta es la tabla de verdad...
Estoy tratando de hacer que funcione un simple programa de LED parpadeante en mi FPGA y tengo problemas. En lugar de parpadear, el LED permanece encendido todo el tiempo. Intenté escribir mi en pero luego simplemente copié un programa de ejemplo...
Estoy intentando crear un receptor UART en Verilog para mi FPGA. Seguí esta guía enlace
De acuerdo con esto, la práctica estándar para la comunicación asíncrona es sobre-muestrear la señal a 16 veces la tasa de BAUD. Esto tiene sentido para...
Estoy utilizando el LX9 Microboard de AVNET con Spartan 6 PFPGA. Implemento SPI para leer desde un ADC (ADS7822). Estaba obteniendo valores muestreados incorrectos. Cuando cambié las señales con un osciloscopio, no fue como esperaba.
Reloj FP...
Estoy almacenando una tabla senoidal constante de 16k de vectores con signo de 14 bits en un paquete.
Utilizo este paquete en mi módulo para leer la matriz en un proceso cronometrado
Pero recibo esta advertencia durante la síntesis y mi sí...