Soy nuevo en FPGA y VHDL. Se suponía que el siguiente código era 5MHz pero obtengo 4.167MHz en mi alcance.
La placa FPGA que tengo es un Mojo v3 que tiene un reloj 50MHz .
¿Qué estoy haciendo mal?
library IEEE;...
Me ha costado mucho entender la diferencia entre bloquear y no bloquear las asignaciones en Verilog. Quiero decir, entiendo la diferencia conceptual entre los dos, pero estoy realmente perdido cuando se trata de la implementación.
Me referí a...
Tengo un diseño FPGA que utiliza diferentes relojes. Hay un reloj de referencia de 100 MHz proporcionado por un oscilador. El reloj de referencia se usa en un DCM (Xilinx FPGA) para generar 3 relojes relacionados, 100 MHz, 50 MHz y 10 MHz (sin d...
Por ahora, estoy enviando bytes desde FPGA (verilog) a serie a 115200 bps .
Me gustaría enviar a una velocidad mayor y conectarme a un módulo Bluetooth (RN42).
Interfaces de conexión de datos UART (SPP o HCI) y USB (solo HCI).
Tasas de...
He creado el siguiente módulo VHDL, que se utiliza como un contador arriba / abajo.
entity counter is
Port(clk : in STD_LOGIC;
count_clk : in STD_LOGIC;
reset : in STD_LOGIC;
count_up : in STD_LOGIC;
coun...
Mi profesor miró este código durante unos buenos 10 minutos, pero no pudo encontrar el problema. Entonces, espero que un par de ojos nuevos vean algo que ambos extrañamos. Como siempre, estaré agradecido por cualquier sugerencia que pueda propor...
Hoy me quedé sin puertas en mi Xylinx Spartan 3 (Basys2 por Digilent) FPGA.
Esto no fue una sorpresa para mí, ya que había implementado una matriz de 8 bits x 2048 para usar como un búfer FIFO.
Código: type MEMORY is array(0 to (MEM_L -...
A menudo necesito crear un contador grande en mis proyectos, principalmente para hacer algo de tiempo, que podría ser parpadear un LED cada segundo ect.
He hecho esto creando un contador grande, como se muestra en el código a continuación....
Si lo comprendo correctamente, utiliza un PLL en un FPGA para obtener un reloj más alto desde, por ejemplo, un oscilador de 50 MHz al sincronizar el reloj más rápido con el de referencia más lento. Como si tuviera un cristal de 50MHz y quisiera...
En Quartus II, la función lpm_divide estándar tiene un parámetro PIPELINE_DELAY . El valor predeterminado es floor(WIDTH_Q div 2) , donde WIDTH_Q := ancho del cociente en bits.
Tengo curiosidad por saber por qué este es un...