Diga que crea una instancia de un número de instancias parametrizadas en una matriz y cada una de estas instancias produce un valor de salida de 8 bits si se selecciona. ¿Cuál sería la mejor manera de conectar estas salidas?
Actualmente utili...
Llegué a conocer el kit de desarrollo opencl de Altera, para programar FPGA utilizando OpenCL. Sé lo que es OpenCL y cómo escribir programas en esto.
Esta es una extensión a C, y tiene hilos posibles. Por lo tanto, puede iniciar miles de subpro...
Estoy trabajando en mi primer diseño de FPGA no trival y, finalmente, necesito el Cruce de Dominio del Reloj (CDC).
Hay son multiple resources ( entre others ) que analizan varias arquitecturas para CDC y algunas related preguntas ....
Estoy intentando diseñar un sistema de procesamiento de imágenes en un FPGA para hacer la detección de Canny Edge. El diseño se muestra en la imagen de abajo.
Tengounramdebloquegrandeparaalmacenarmiimagen.luegotengobuffersdelíneamáspequeñospa...
¿Cómo puedo hacer que Modelsim se ejecute más rápido para la simulación en lugar de
¿Algo en el rango de picosegundos (intervalo de tiempo)? Hay algun otro
¿Métodos para acelerar la simulación? Se tarda 45 minutos en llegar a 1 ms como
de ahora...
Estoy interesado en conocer las características deterministas y aleatorias de las PLL internas a las FPGA Stratix V. He revisado el manual de Stratix V pero no pude encontrar números que cuantifiquen el jitter de su PLLs.
¿Cuáles son las ca...
Se espera que los conectores SMA se utilicen para el reloj IO. Sin embargo, la placa ya tiene un oscilador y los PLL se pueden usar para generar una variedad de frecuencias de reloj. Además, para cualquier tarjeta secundaria conectada al zócalo...
Tengo este producto Map-Report de Lattice Diamond:
...
Number of SLICEs: 9609 out of 33264 (29%)
SLICEs(logic/ROM): 8814 out of 26460 (33%)
SLICEs(logic/ROM/RAM): 795 out of 6804 (12%)
As RAM: 795 out of 6804 (12%)...
No quiero un texto introductorio sobre restricciones de tiempo, ni una nota de aplicación, un manual del usuario, un seminario web. Los leí todos, ya, muchas veces. El concepto detrás de las restricciones de tiempo es muy fácil. Aún así, cuando...
Estoy considerando usar Impulse C para escribir el código C que se compilará en HDL para mi FPGA. Tengo curiosidad por saber qué experiencias han tenido las personas con Impulse C, para comprender mejor las ventajas y desventajas, y en qué cas...