Soy bastante nuevo en el diseño de hardware con VHDL, y creo que estoy cometiendo un error de noob. Estoy haciendo una CPU y mi archivo de registro se está activando. Aunque tuve un problema Intentaré poner un pseudo código para borrarlo
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Estoy tratando de aprender la programación FPGA, mi proyecto de prueba es una CPU MIPS canalizada de 5 etapas, que funciona.
Hasta ahora he estado optimizando la utilización del área, sin embargo, esto ha provocado una velocidad de reloj muy...
Supongamos que tengo un software propietario sensible (VHDL / Verilog) en un FPGA conectado a mi servidor para poder controlarlo mediante SSH. Ahora suponga que un atacante compromete mi servidor y puede comunicarse con el FPGA. ¿Podría el ataca...
En la universidad me dijeron que la contención de autobuses puede causar daños en el hardware. Me refiero a una situación en la que dos piezas de hardware fuerzan / manejan diferentes niveles lógicos en la misma señal.
Tomando un ejemplo de u...
He estado diseñando algunos proyectos en diferentes FPGA's en VHDL, y parece que mi fuente más común de "errores difíciles de encontrar" es cuando me olvido de sincronizar una señal asíncrona, o me olvido de volver a sincronizar una señal que cr...
He estado jugando con proyectos VGA como mi último interés. Tengo un Xilinx Spartan 3E 250K FPGA, que apenas tiene Muy poca memoria RAM para un buffer de cuadro completo de 640x480 Por lo tanto, estoy tratando de hacer las cosas más "interesan...
Estoy tratando de sintetizar un diseño en VHDL en un FPGA ProASIC3 usando la herramienta Synplify Pro. El informe de síntesis me da la siguiente advertencia sobre los relojes inferidos.
@W:MT420 : | Found inferred clock counter_unit| pstate_i...
¿Qué limita la velocidad del tejido FPGA al rango de Mhz, mientras que las tuberías de la CPU se cronometran mucho más rápido? ¿Son los retardos de interconexión los que establecen un límite en el tiempo de la señal?
Estamos diseñando una placa que fue diseñada hace años, el objetivo principal de la actualización es la obsolescencia de la pieza. La placa tiene varios PIC uC en él, así como un FPGA. Cada uno de los PIC necesita un reloj y el sistema tiene un...
¿Es seguro usar declaraciones de señales "débiles" en VHDL?
Existen las señales 'H' 'W' y 'L', que actúan como declaraciones lógicas, pero que pueden ser anuladas por señales fuertes como '1' y '0'. Supongo que estos están diseñados para imit...