Me preguntaba acerca de la opción de i / o 'buffer' para las entidades en el lenguaje VHDL. Descubrí que mi código es mucho más limpio si uso la opción 'buffer' en lugar de 'out' en cualquier circunstancia en la que quiera actuar sobre la señal...
Descripción general
Estoy implementando una CPU simple estilo Harvard usando Xilinx ISE versión 14.1. Estoy usando configuraciones compatibles con una placa Digilent Nexys3, pero por el momento todo el proyecto se realiza solo en simulación....
¿Cómo accedo al ram de PCM flash en una placa Nexys3 FPGA?
Tengo un proyecto central de CPU T80 (Z80) simple que funciona con un módulo ROM Core Generator, pero no tengo suerte con el flash ram. El Manual de referencia de Nexys 3 sugiere el u...
Me conseguí un panel de evaluación espartano-3an para aprender la programación de fpga y algo de verilog. Se tarda un poco en dejar de verlo en términos de un lenguaje de programación secuencial y comenzar a verlo en términos de conexiones entre...
Estoy diseñando una aplicación con un Altera Cyclone V SoC (5CSXFC6C6U23I7N) e interconectando ADCs y DAC a 250MS / s. Mientras tanto, la complejidad del diseño ha aumentado un poco y ahora hay infracciones de restricción de tiempo cerca de la p...
Hola chicos, fui referido aquí desde otro sitio y esperaba que alguien pudiera ayudarme.
Información de fondo:
Soy estudiante de cuarto año de EE en Georgia Tech. Un equipo de investigación con el departamento de AE se acercó a algunas de...
Tengo una aplicación en mente en la que necesito comunicarme a través de SPI con un FPGA. Tanto el FPGA como el microcontrolador están bajo nuestro control, por lo que tengo la flexibilidad de definir el protocolo como mejor me parezca. Sin emba...
Tengo problemas con JTAG con mi Cyclone IV, específicamente el reloj JTAG. Estoy tratando de cambiar la frecuencia del reloj JTAG en algún lugar, pero no puedo encontrar dónde se hace en Quartus II.
¿Cómo puedo cambiar la frecuencia JTAG en Q...
Necesito propagar una interrupción de mi núcleo de IP FPGA personalizado al sistema HPS de un DE0_nano_SoC (arquitectura del ciclón V HPS-FPGA) y manejar en Linux. He buscado bastante en Google para decir con confianza que este tema no está bien...
Estoy intentando obtener una salida de audio de la placa Atlys (usa el códec de audio LM4550). Obtuve el archivo core ac97_controller.v que genera la o / p serial para el códec. Toma las ranuras como entradas y las coloca en las tramas y las tra...