Tengo una placa DE0-nano FPGA y estoy tratando de establecer una conexión serie con mi PC.
Estoy usando la implementación RS232 desde aquí: enlace
He probado el envío desde el FPGA y funcionó perfectamente. Sin embargo, cuando intento en...
Tengo un proyecto con varios bloques de RAM de doble puerto inferidos. El código para esta memoria RAM de doble puerto es el siguiente:
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
use IEEE.std_logic_arith.all;
u...
Seguí con este tutorial hasta el final, pero recibí un error al intentar programar mi kit de altera DE2.
el diseño es un pin de salida del pin de entrada ( pin_name1 y pin_name2 ) y un inversor en lugar del circuito en el tutor...
Estoy escribiendo una interfaz para un HITACHI SX19V001-ZZA que es Una pantalla LCD a color. Por favor, eche un vistazo a la hoja de datos (páginas 13-14) para comprender las referencias que voy a hacer.
Lamentablemente, mi interfaz no func...
He estado buscando una solución para "desconectar" un cable Ethernet de un puerto sin desconectarlo físicamente.
Estoy haciendo esto porque quiero reducir el consumo de energía en un proyecto en el que estoy trabajando, que incluye un FPGA co...
¿ALM significa "módulo de lógica adaptable"?
www.altera.com/literature/ds/ds_nios2_perf.pdf
1 de julio de 2013 -
Un ALUT es equivalente a aproximadamente 1.25 LEs.
¿LE significa elemento lógico y ALUT significa tabla de consulta a...
Quiero aprender VHDL, y me pregunto si puedo encontrar alguna herramienta que me permita simular un programa VHDL sin tener un FPGA. Hago una búsqueda en internet y encontré esta lista de simuladores de HDL, pero todavía no. saber cómo impleme...
Estoy usando Xilinx WebPack 13.2 y recuerdo que hay una configuración para forzar que el proceso Xilinx falle si una red de entrada / salida de nivel superior no está limitada a un pin. Me gustaría que el proceso fallara el flujo de diseño en lu...
¿Existe una herramienta de creación de líneas de código abierto para Verilog? He visto a un compañero de HDL y otros, pero todos vienen con una etiqueta de precio.
Para un convertidor ADC de velocidad media-alta, mi FPGA está recibiendo muestras de 16 bits a 54 MHz a través de una interfaz LVDS (4 líneas de señal diferencial más 1 señal de reloj diferencial). Estas son señales de video / cámara.
Ahora,...