Hace tiempo, pregunté a esta pregunta sobre la interfaz estático a un fpga para los fines de un buffer de cuadro vga que quería hacer como un pequeño proyecto de hobby. Me quedó claro en ese momento que el proyecto era demasiado difícil para m...
He trabajado en una placa de desarrollo FPGA, (La DE0), pero nunca diseñé una aplicación usando solo el chip. En la placa que tengo, hay muchos componentes, y no estoy seguro de cuáles son necesarios para diseñar un circuito independiente.
Sé...
Cuando su diseño incluye registros de control que se configuran / leen en un dominio de reloj dedicado (SPI o I2C, etc.), ¿cómo los trata generalmente?
Por ejemplo:
¿Los mantiene en su propio dominio de reloj y false_path los llev...
Xilinx ISE Design Suite brinda información sobre los recursos que utiliza un diseño en particular. Uno de los parámetros que se dan para medir los recursos estimados es el "Fanout promedio de redes sin reloj" (como se puede ver en la parte infer...
Según las hojas de datos del producto Xilinx FPGA, los números en la quinta línea como 4C o 5I representan el grado de velocidad y la temperatura. Tengo un XC3S400 con 4C grado de velocidad ( 4 = velocidad estándar, 5 = alto rendimiento)....
¿Podría explicarme por favor acerca de la canalización en FPGA y cómo se hace en el diseño del generador del sistema xilinx agregando registros y retrasos en el diseño de un sistema en particular?
Tengo un diseño de sistema en el generador...
Tengo un reloj que viene de un pin (GMI_CLK). Pasa a través de un PLL y se genera un nuevo reloj con 4 veces la frecuencia (Sys_CLK).
Ahora necesito un pulso cada vez que se detecta un flanco ascendente del reloj original (Sys_valid). Estofunci...
Estaba revisando un diseño de referencia de la Wiki de Altera y encontré el siguiente código:
always @* begin
in_ready <= out_ready || ~out_valid;
end
Tengo entendido que tener un flip-flop como el que ayuda a obtener un tiempo más de...
Cómo convertir cualquier código MATLAB (archivo .m) a VHDL (código .hdl). Como tengo que usar mi código de procesamiento de imágenes en un kit FPGA. ¿Alguna solución?
Método posible: usando el codificador hdl en forma simultánea, convirtie...
Editar: he podido lograr 560ps de incertidumbre en la simulación mediante el uso de retroalimentación de PLL externa a través de todo el chip. Una vez que verifique en hardware real, publicaré una solución completa.
Estoy tratando de sincro...