Sincronizar salidas de FPGA separados dentro de 1ns

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Sincronizar salidas de FPGA separados dentro de 1ns

#1 de Michael Karas (3 votos)
#2 de Dan Mills (2 votos)

5

Editar: he podido lograr 560ps de incertidumbre en la simulación mediante el uso de retroalimentación de PLL externa a través de todo el chip. Una vez que verifique en hardware real, publicaré una solución completa.

Estoy tratando de sincronizar las salidas de dos FPGA Spartan-6 físicamente separados. Idealmente, el sesgo entre las salidas de los dos dispositivos sería menor que 1 ns.

Las salidas son pines diferenciales controlados por un OSERDES2.

Una posibilidad podría ser distribuir un reloj de referencia a los dos FPGA. La señal se enrutaría de modo que llegue a cada FPGA en "exactamente el mismo" momento.

ElrelojdereferenciapasaríaatravésdeunPLL,conretroalimentaciónatravésdeundispositivoBUFIO2_FB.Comosemuestraenel clocking recursos ejemplo:

¿Estemecanismoderetroalimentacióncancelaráelretrasodeinsercióndelreloj,demodoqueelIOCLKestéenfaseconelpindeentradadelreloj?

ElISERDES2enelmismodominioIOCLKregistraríaunaseñaldedatosdereferenciaquesimplementedenotaunbordederelojparticularparaalinearlasalidacon.

¿Existenotrasvariacionesdedispositivosqueevitaránquelassalidasseencuentrenenfasedeterminista?

Porejemplo,mepreocupaqueelretardodepropagacióndeOSERDES2alpindesalidapuedavariarmuchoentrelosdispositivos.Basadoen

¿Esta especificación de 0.94 ns significa que la propagación puede ser de 0 a 0.94ns en diferentes dispositivos?

¿Hay algún enfoque más sólido para este problema?

fpga timing timing-analysis

pregunta Jay Keegan

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3

¿Hay algún enfoque más sólido para este problema?

¡Sí!

Coloque ambas funciones FPGA en un solo dispositivo.

Tratar de mantener el determinismo con 1ns para dispositivos separados es casi un sueño imposible.

respondido por el Michael Karas

score 2 · Answer 2

Realmente, realmente desea que ambas señales se registren en el mismo FPGA, idealmente en el mismo banco IO, e incluso entonces 1ns lo está presionando para un par de LVDS de propósito general.

Por supuesto, no debería preocuparse por eso y recortar las longitudes de los cables para cancelar el sesgo, está viendo ~ 1 ns por pie, por lo que recortar las longitudes del cable coaxial es un enfoque bastante razonable en un instrumento único, posiblemente menos en la producción volúmenes ....

¿Podría intentar encontrar un ECL10K o un doble flipflop y usarlo para registrar las dos salidas externamente al FPGA? Tal vez alguien como Pericom tiene algo adecuado?

Sincronizar salidas de FPGA separados dentro de 1ns

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