Las soluciones SoC modernas (FPGA + ARM) pueden existir como una placa PCIe, pero también pueden funcionar desconectadas (con una fuente de alimentación de 19 V). Entonces, mi pregunta es: ¿existe una solución que ofrezca solo una placa base /...
Tengo 1500 líneas de datos de 16 bits que necesitan procesamiento. Diseñé un microcontrolador para ejecutar un algoritmo de procesamiento de datos en el conjunto de datos. Funciona bien cuando el número de líneas es pequeño (< 100), pero expl...
Estoy pensando en comprar un kit de inicio de FPGA, navegué por el sitio web de Xilinx y descubrí que la serie Spartan 3 era bastante económica: Spartan3AN, Spartan3A y Spartan3E. El Spartan 3AN parece ser un nuevo tablero.
¿Puede el Spartan...
Estoy trabajando en un proyecto donde uso un FPGA y lo conecto a varios servos (llamados AX-12), que están conectados en una cadena de margaritas. Cada servos tiene una ID única, por lo que estar conectados en una cadena de margaritas no es un p...
Tengo un circuito controlador de LED muy simple conectado a una pantalla de 7 segmentos y un par de botones. Quiero mover este diseño a producción, en una escala de + 1k unidades.
He implementado el diseño en un FPGA en parte porque parecía m...
Como estoy seguro de que todos aquí saben, en el diseño de FPGA / CPLD, a menudo se necesita sincronizar una señal asíncrona más lenta (por ejemplo, la línea SCK de SPI) con una señal de reloj mucho más rápida que se envía directamente al FPGA /...
Tengo un camino de datos síncrono en mi diseño que falla la verificación negativa de la sincronización, y lo más probable es que pueda corregirlo poniendo registros adicionales en la tubería entre los bloques de datos al cambiar las fuentes de R...
Tengo un módulo Verilog para el cual quiero verificar su sincronización de forma aislada con respecto al resto del sistema. El problema es que el FPGA tiene un número limitado de pines físicos, y mi módulo tiene más bits de entrada que pines fís...
Aquí hay una que me ha estado desconcertando por un tiempo.
Tengo un diseño FPGA en Altera, manejando un chip de audio y programado a través de su interfaz serial. Monitoreo y depuro esto con un osciloscopio / SignalTAP. El chip está configur...
Recibo una advertencia en bitgen como:
Este diseño está utilizando una o más RAM de bloque de 9k (RAMB8BWER). Los datos de RAM de 9k bloques, tanto definidos por el usuario como predeterminados requieren un formato de bit especial.
¿Es...