Estoy escribiendo una interfaz para un HITACHI SX19V001-ZZA que es Una pantalla LCD a color. Por favor, eche un vistazo a la hoja de datos (páginas 13-14) para comprender las referencias que voy a hacer.
Lamentablemente, mi interfaz no funciona pero verifiqué con un alcance y se cumplen todos los requisitos de tiempo, aunque no estoy muy seguro de la relación entre CL1 y CL2: el primero es el "marcador de primera línea" mientras que el segundo dice la pantalla de cuándo muestrear la entrada paralela de 8 bits. Lo que no entiendo es cuál es la "condición de primera línea", quiero decir, ¿debería CL1 estar alto mientras CL2 baja (página 13)? Porque eso no es lo que entiendo al ver los requisitos de tiempo.
Dicho esto, mi problema real es otro. El pin CL1 tiene una capacitancia de entrada que está por encima de 300 pF mientras que los otros pines están alrededor de 50 pF. Medí esto con un probador simple, por lo que estos valores no son particularmente confiables. De todos modos, cuando conecto la pantalla al FPGA, la forma de onda de CL1 es todo menos un rectángulo, que está un poco por debajo de 100 ns de tiempo de subida y caída, es el doble máximo permitido. Mi idea de solución rápida es asignar CL1 a dos salidas del fpga y conectarlas a la entrada de la pantalla CL1, solo para ver si mi problema es su tiempo de subida y caída, o alguna otra cosa.
La pregunta genérica entonces es: ¿es seguro cortocircuitar dos pines de salida FPGA dado que están controlados por el mismo cable en el verilog / vhdl / cualquier descripción?
Algunas informaciones aleatorias: actualmente mi frecuencia de CL2 es 3.125MHz para alcanzar una velocidad de fotogramas de alrededor de 27 FPS, CL1 tiene la forma exacta según la página 13, no cumple con el tiempo de subida y caída como se indica, comienza a aumentar cuando CL2 aumenta y Comienza a caer en el siguiente borde positivo de CL2. La sincronización de cuadros (FLM) se eleva cuando CL1 aumenta, y se reduce en el siguiente borde positivo CL1. Por supuesto, CL1 y FLM se pulsan a la frecuencia correcta, la primera cada 240 CL2 y la segunda cada 480 CL1. El FPGA es un ciclón II de Altera (placa de desarrollo DE2)