¿Es seguro usar declaraciones de señales "débiles" en VHDL?
Existen las señales 'H' 'W' y 'L', que actúan como declaraciones lógicas, pero que pueden ser anuladas por señales fuertes como '1' y '0'. Supongo que estos están diseñados para imitar las resistencias desplegables o desplegables.
Quiero tener un registro que pueda cambiar de dirección, así que utilicé inout para los puertos de entrada y salida, y 'W' para el lado de entrada.
Entonces, por ejemplo, cuando la dirección del puerto es baja,
entrada < = 'W'; salida < = input;
y cuando la dirección es alta,
entrada < = salida; salida < = 'W';
de esa manera, cuando la entrada es 'W', si el puerto es alto, con un '1' lógico del puerto externo, anula la 'W' y si es bajo con un '0' que anula la 'W' W '. Hice esto porque de lo contrario hay un conflicto de varios controladores.
Mi pregunta es, ¿está permitido? Técnicamente, la simulación de comportamiento funciona como quiero, pero sé que la VHDL es sintácticamente correcta no significa necesariamente que funcione en un FPGA. ¿El tejido PL es compatible con esto?