¿Qué limita la velocidad del tejido FPGA al rango de Mhz, mientras que las tuberías de la CPU se cronometran mucho más rápido? ¿Son los retardos de interconexión los que establecen un límite en el tiempo de la señal?
¿Qué limita la velocidad del tejido FPGA al rango de Mhz, mientras que las tuberías de la CPU se cronometran mucho más rápido? ¿Son los retardos de interconexión los que establecen un límite en el tiempo de la señal?
La reconfigurabilidad tiene un precio elevado. Las celdas lógicas en los FPGA son complejas, haciéndolas mucho más lentas que la lógica dura equivalente (pero no reconfigurable) en un ASIC. El enrutamiento entre células lógicas requiere cables largos y puertas de paso, las cuales aumentan la resistencia y la capacitancia parásitas, lo que reduce la propagación de la señal.
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