Mi propósito es almacenar valores de 0 a 3.
Desde el punto de vista de la síntesis, ¿cuál de los siguientes será más eficiente en el área cuando se codifica en VHDL?
señal a: entero;
señal a: rango entero 0 a 3;
¿La primera opción ocupa...
He estado trabajando con OpenCV en el entorno de escritorio durante el último año y ahora quiero cambiar a hardware dedicado para Mis aplicaciones de procesamiento de imágenes en tiempo real. Tengo las siguientes preguntas:
¿Qué placas de...
Donde trabajo, estamos haciendo la transición a una metodología Agile para el desarrollo de nuestro software. También nos gustaría explorar lo mismo para el desarrollo de hardware, pero el desajuste de impedancia mental podría interferir. Especí...
Estoy recibiendo un basado en Cyclone II Altera DE1 Tablero FPGA para experimentar. Sé mucho sobre programación, un poco sobre electrónica y muy poco sobre FPGA. ¿Qué libros u otros recursos recomendarías a alguien como yo para comenzar?
Tengo una placa espartana 6 que diseñé y tengo algunos problemas de configuración. Estoy usando SPI flash para programar el fpga (por ejemplo, yo uso jtag para escribir el flash y el flash escribe el fpga). El esquema que utilicé para la configu...
Estoy sintetizando algunas unidades de multiplicación en Verilog y me preguntaba si generalmente obtendrás mejores resultados en términos de ahorro de área / energía si implementas tu propia CSA utilizando Booth Encoding al realizar solicitudes...
Tengo un reloj rápido y un interruptor llamado "listo". Cuando se gira el interruptor (listo va ALTO), me gustaría que la salida pcEn produzca un pulso que dura solo un ciclo de reloj. pcEn solo emitirá otro pulso la próxima vez que esté listo H...
Estoy tratando de entender el funcionamiento interno de un CLB en un FPGA pero parece que no puedo descubrir exactamente cómo funcionan los multiplexores de enrutamiento DENTRO del CLB. Bueno, entiendo cómo funcionan y qué hacen, pero parece que...