No sé por qué mi diseño no pasa LVS. Estoy construyendo una compuerta NAND, y parece que tengo todas las conexiones en el esquema y diseño bien, pero no puedo decir que sea un éxito. ¿Qué podría estar mal?
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Estoy tratando de cumplir con la tensión de salida mínima / de cumplimiento de un espejo de corriente de oscilación amplio, por lo que la corriente de salida (10uA) está dentro de .1% o +/- .01uA. Estoy usando Cadence y ami06 nFET para hacerlo....
Quiero convertir una lista de red verilog en un formato SPICE (o HSPICE) simulable. He visto a gente hablar de verilog-In y spice out en Cadence. ¿Cómo funciona realmente este proceso? ¿Cuáles son las herramientas que debería usar?
También pu...
Para un diseño de LNA, las simulaciones para los inductores y la simulación para el resto de los componentes (transistores, condensadores, resistencias, etc.) se realizan en dos paquetes de software diferentes. Los inductores se simulan en EMX y...
Perdón por la pregunta tonta, pero ¿cómo dibujar la almohadilla con cuatro pasadores? No es solo una forma personalizada de almohadilla, tiene 4 clavijas.
Gracias
Necesito importar un netlist verilog en cadencia. Estoy escribiendo el archivo verilog con mi propia aplicación desarrollada. Definí varios elementos de biblioteca dentro del archivo netlist que no forman parte de la biblioteca de referencia par...
He probado varias topologías diferentes, como el puente rectificador completo y las siguientes que he probado con éxito en otros simuladores.
Sinembargo,enCadenciasiempreterminoobteniendoestáticacomoestaenlasalida... Solosehonesto.¿Soyyo?Oes...
He simulado el siguiente esquema de Cadence y otro simulador menos profesional llamado 'everycircuit'.
InicialmenteteníaunC1=C2=10uFquesimulabacorrectamenteenambossimuladores.Luegomedicuentadequenoteníaelvoltajecorrectode10uFenmikit,perotení...