Parece que no hay forma de probar simplemente un circuito con una fuente de voltaje de CA a una sola frecuencia.
¿Cómo prueba alguien un circuito que se conecta al voltaje principal a 60Hz? ¿Es realmente obligatorio que tenga en cuenta cada u...
Estoy tratando de diseñar el diseño, el esquema y el símbolo, y luego uso el símbolo o el esquema para probar mi diseño.
Aquí está el esquema:
Yaquíestáeldiseñoquediseñé:
Cuando ejecuto DRC, recibo las siguientes advertencias, pero espero...
Vi el siguiente diseño en una de las bibliotecas celulares estándar que nos proporcionó la Universidad. En el diseño, la capa de difusión de color amarillo se conecta a la capa metálica M1 horizontal de color azul mediante contactos. ¿Cuál es el...
Este es el mensaje de error al intentar ejecutar una simulación para uno de mis modelos
--------------- INFO(ORPROBE-3209): Simulation Profile: SCHEMATIC1-bias ---------------
INFO(ORPROBE-3183): Simulation running...
** Profile: "SCHEMATIC1-b...
Actualmente estoy midiendo la corriente del circuito secundario como en:
.probe isub(segio.Vdd)
Está funcionando bien, pero tengo que escribir por separado para todos los subcircuitos.
¿Hay alguna opción para usar comodines o dar profund...
Me gustaría detectar la corriente desde una ruta donde una corriente de 50 mA a 2 A fluye hacia la carga. ¿Puedo usar un amplificador diferencial simple con ganancia en Rsense = 20mohm o hay alguna ayuda de diseño contemporáneo?
Salida de un con...
Estoy ejecutando Cadence Virtuoso 6.1.6 a través de un escritorio remoto en las computadoras de mi escuela. Estas computadoras ejecutan Fedora 22. Estoy simulando un oscilador en anillo VCO en Cadencia, pero se está tomando literalmente PARA SIE...
Las fuentes de corriente controladas por voltaje (VCCS) se pueden usar cuando necesitamos modelar un dispositivo o cualquier parte que tenga voltaje como entrada y la corriente como salida. Lo mismo ocurre con las fuentes de voltaje controladas...
Estoy pensando en escribir una aplicación para visualizar los proyectos de cadencia existentes (OrCad) cuando se proporcionan con los archivos de diseño de proyectos. He echado un vistazo a los directorios del proyecto y parece que es probable q...
He escrito un código verilog para un circuito (test.v) y un banco de pruebas (testd_tb.v). Yo uso estos comandos para generar la energía usando el compilador RTL de encuentro de cadencia.
He hecho 3 carpetas. Trabajo, RTL (donde se almacenan tod...