Preguntas con etiqueta 'cadence'

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Resistencia de salida de un espejo de corriente de Cascode de alto swing

Me pregunto cómo calcular la resistencia de salida de un Espejo de Corriente de Cascode de Alto Swing a partir de parámetros de señal pequeña, vea la pregunta High-Swing Cascode Current Mirror para el circuito. Primero, transformé la etapa...
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Creando un diseño de Cadence Virtuoso en un dispositivo de energía rectangular MOS [cerrado]

Estoy intentando crear un MOSFET de potencia con W / L = 9.2mm / 1.6u Este valor es según la especificación de diseño obtenida por simulación utilizando un valor esquemático. Soy nuevo en Cadence Virtuoso y agradecería cualquier sugerencia o sug...
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¿Cómo simular un bjt n-p-n usando Cadence Virtuoso?

Yo había estado simulando transistores CMOS utilizando Virtuoso, en el que había usado a amón como modelo y NCSUanalogParts como biblioteca. Pero para un BJT, cuando intenté simular a través de ADE-L usando esta configuración, dio el siguiente e...
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¿Cómo eliminar este error "ERROR 152: el puerto en la instancia no existe en la declaración de la entidad por ejemplo"?

Soy nuevo en Cadence Allegro HDL para el diseño esquemático y para mi primer diseño recibí este error. En el documento de 728 páginas provisto por cadencia se menciona a continuación, "Abra el símbolo para el componente en Concept HDL o Part Dev...
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¿Problema de convergencia en la simulación de un modelo utilizando el software Cadence Orcad 16.6 Pspice?

Tengo un problema simple al simular mi circuito. Primero, publicaré todos los detalles, Schismatic y netlist, luego hablaré sobre el error y sus opciones. Estoy usando Cadence Orcad 16.6 Pspice y simulando un circuito simple, el esquema y la con...
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Cadence pSpice extraños resultados de simulación

Hice dos simulaciones de opamp real y opamp ideal, ¿por qué los resultados son tan diferentes si otros parámetros son iguales? Modelo que tomé del sitio de Maxim enlace     
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Cadencia SoC encuentro

Estoy tratando de crear el diseño de mi diseño para un acumulador multiplicador de 8 bits en la herramienta de encuentro de Cadencia de SoC. Después de enrutar el diseño con el comando wroute , la herramienta está generando muchos errores...
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¿Cómo crear una fuente de frecuencia de reloj variable en Cadence Virtuoso?

Estoy trabajando en el proyecto Delay Locked loop. Quiero comprobar el rango de bloqueo de la dll. Estoy usando vpulse para el reloj, pero al dar parámetros período de reloj, ancho del reloj, tiempo de subida, tiempo de caída. Dando el pulso del...
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Capas perdidas después de actualizar la cadencia a 6.1.5

Estaba usando una versión anterior de cadencia con LSW en una ventana separada. Después de actualizar la cadencia a la nueva versión, no puedo acceder a las capas como: met1, met2. He habilitado capas válidas, pero son solo algunas inútiles....
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Análisis de potencia después de la colocación y el enrutamiento de ASIC

¿Cómo puedo obtener los archivos que indican los detalles del consumo de energía del chip después de PNR en SOC Cadence Encounter?