Soy nuevo en Cadence Allegro HDL para el diseño esquemático y para mi primer diseño recibí este error. En el documento de 728 páginas provisto por cadencia se menciona a continuación, "Abra el símbolo para el componente en Concept HDL o Part Developer y elimine el puerto en el símbolo, si no se requiere. Luego guarda el símbolo. Esto traerá su símbolo y puertos de entidad en sincronización. "
pero no entiendo qué hacer, por favor, ayuda.
El uso de las palabras "Puerto" y "Entidad" sugiere que está trabajando en el lenguaje VHDL, tal vez su editor de esquemas es una herramienta que permite la creación visual de diseños VHDL.
El significado real del mensaje es claro: está intentando conectar una señal a un pin que no existe. Por ejemplo, toma esta puerta AND
entity AND2 is
port (A,B : in std_logic;
O : out std_logic);
end entity;
Si intentas conectar 3 entradas (A,B,C) y una salida, se producirá un error con un mensaje de error similar sobre el puerto C.
Ahora, la causa específica en su entorno no es tan clara para cualquiera que no use ese entorno.
Puede ser que hayas creado un símbolo esquemático para una puerta AND de 3 entradas
y como parte de ese símbolo, lo asoció con una entidad VHDL llamada "AND2" que, por supuesto, representa una puerta AND de 2 entradas.
Ahora debe encontrar la entidad VHDL correcta (supuestamente llamada "AND3") o eliminar el pin de entrada adicional (y asegurarse de que los otros dos estén etiquetados como "A" y "B").
Pero debe terminar con un símbolo esquemático y una entidad VHDL que coincida. es decir, tanto la vista gráfica como la vista de texto VHDL deben describir la misma cosa.
Si no sabe cómo hacerlo, necesita encontrar y estudiar material de tutoría para las herramientas específicas que está utilizando.
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