Estoy tratando de observar la diferencia de retardo de propagación entre un sumador de rizado de acarreo de 4 bits frente a un sumador de avance de acarreo de 4 bits.
La arquitectura VHDL del sumador carry ripple es:
entity adder4 is
Po...
Mientras se diseña PISO (paralelo en serie fuera) en Xilinx Vivado usando Verilog, la forma de onda de salida de la simulación de comportamiento (nivel RTL, pre-síntesis) muestra un valor correcto (salida deseada) pero post-síntesis o post-imple...
Contexto
Recientemente obtuve una placa de evaluación SP605 de Xilinx, que luce un FPGA Spartan-6. (consulte este enlace ).
Esta placa tiene un montón de E / S de usuario y las dos que más me interesan son los dos conectores SMA de E / S...
Estoy usando un SPARTAN 3E y he usado el núcleo DCM para generar un reloj de 50 Mhz a 25 Mhz para impulsar el PUERTO VGA.
La lógica de reinicio que estoy usando se muestra aquí.
DigitalClockManager instance_name (
.CLKIN_IN(CLK_50MHZ),
.RST_I...
Tengo el código de Verilog. Se simula correctamente y sintetiza también. Quería escribir un archivo .VCD (cambio de valor descargado).
Obtuve de internet algunos comandos para generar un archivo VCD como se indica a continuación:
initial begi...
Tengo el siguiente código, que describe un elemento simple con dos registros y un sumador. También hay algunas señales de control, que son básicamente "habilitaciones de carga" para esos registros.
Cada registro envía su valor a una señal int...
Estoy tratando de usar el componente SPI0 de un Zynq XC7Z010 para leer datos de un codificador rotatorio de 12 bits que usa un protocolo SSI.
Tengo un pequeño proyecto de ejemplo configurado en Vivado que permite que SPI0 use los puertos EMI...
Hice una FIFO usando Core Generator y estoy tratando de implementar un código que lo use ...
1) Poniendo el interruptor (T9) en ON, comienzo a transmitir algunos datos a mi fifo (Aquí H-e-l-l-o para prueba)
2) Al presionar el botón T16, le...
Mi proyecto en PAhead 14.7 tiene 6 ejecuciones de síntesis diferentes y 6 ejecuciones de implementación. Cada ejecución de ejecución tiene su propia ejecución de síntesis padre. Las diferencias entre las ejecuciones de síntesis son algunos pará...
Tengo un Zedboard e hice un bloque PL en Vivado HLS que devolverá millones de flotadores al DDR a través de un bloque DMA AXI, y esos resultados serán leídos por el PS desde la memoria.
El problema es que no puedo encontrar una manera de leer...