Hola soy de colombia lo siento mi ingles. Estoy desarrollando un proyecto simple, un sumador / restador complementario de dos para 4 bits. Me he desarrollado de la siguiente manera, pero en la simulación no me da el resultado esperado y no sé...
Tengo un diseño y la mayoría de los puertos de entrada son las salidas de un ADC, estas salidas son LVDS.
Mi pregunta es ¿cómo declaro las entradas de mi FPGA como señales LVDS?
Y como declarar las salidas tiene TTL.
Para los momentos en el d...
Soy un novato en cosas FPGA y estoy usando la placa Zybo. Necesito leer la imagen almacenada en un archivo hexadecimal mediante FPGA y guardar el resultado procesado en un archivo hexadecimal nuevamente.
¿Cómo puedo implementar esto?
¿Cómo puedo...
He aprendido que a veces el código fpga puede funcionar correctamente en la simulación, pero fallará al emular.
Pero no pude encontrar ningún escenario de ejemplo en el que la simulación pase, pero la emulación falla. Cualquiera que co...
Estoy enviando algunas señales externas a través de un FPGA de Altera y el ruido se está acoplando a las señales de otra cosa en el FPGA. Tengo una idea de distanciar físicamente la ruta de la señal del resto del hardware y luego tener un terren...
En el diseño de FPGA cuando compramos propiedad intelectual (IP) de un proveedor, asumo que proporcionan el núcleo de IP en una forma de archivo de flujo de bits.
Mi pregunta es ¿cómo se integra el núcleo IP con los productos de desarrollo SOC d...
Estoy utilizando una placa ADC-EVM de 14 bits. Después de dar alguna señal analógica de entrada a ADC. Quiero extraer los datos I y Q de la señal muestreada. Por favor ayúdame a entender cómo hacer esto.
No he podido encontrar un libro o información en Internet sobre la forma correcta de describir una ecuación matemática en Verilog.
Con la forma correcta que quiero decir, por ejemplo, ¿cómo analizar la ecuación y expresarla, Behavioral? ¿Secu...
No estoy seguro si esto pertenece aquí.
Utilizando FPGA:
Digamos que recibo una entrada de activación para mi sistema.
Quiero declarar que una ventaja es parte de mi señal si la obtengo cada vez que X \ $ \ mu \ $ s. (digamos 1 \ $ \ mu...
Tengo esta caja de filtro digital (es un vódulo VHDL que recibo de matlab hdlgenerator)
Quiero saber, ¿qué debo conectar con el pin clock_enable?
Si es posible, realmente quiero una respuesta integral.
PD lo siento por mala foto