Preguntas con etiqueta 'fpga'

1
respuesta

generando un reloj de 40 MHz desde 50 MHz en VHDL [duplicado]

En VHDL, ¿cómo puedo obtener una frecuencia de reloj de 40 MHz si mi reloj interno es de 50 MHz? Sé cómo dividir la frecuencia por números enteros, pero este caso se está dividiendo por 1.25. Estoy usando esto para VGA, así que creo que es imp...
1
respuesta

¿Cómo puedo detectar un pulso en un dispositivo con el componente AC'97 de una placa Xilinx Atlys?

Tengo un dispositivo digital que transmite pulsos rápidos a través de un cable de audio de 3,5 mm, lo que indica que se ha producido algún evento. Quiero conectar ese dispositivo a mi conector de entrada de línea de 3.5 mm en mi tablero Atlys y...
1
respuesta

Xilinx: .bit - .SVF / .ACE

He generado el archivo de flujo de bits para mi dispositivo, ¿qué pasos debo seguir para compilar el archivo .ACE con el que podría actualizar mi dispositivo? Estoy usando Xilinx ISE 10.1 con Virtex2 a través de una interfaz VME     
1
respuesta

¿Cómo manejar el pin de salida en FPGA con un pequeño retraso?

Tengo una placa FPGA con dos Virtex-2Pro FPGA en ella. Intento enviar datos de FPGA1 a FPGA2 y luego los devuelvo de FPGA2 a FPGA1. Utilizo un registro (siempre bloquear en verilog) para expulsar cada uno de los pines y un pin GPIO para el sonde...
1
respuesta

¿Problema de sincronización / almacenamiento en búfer con el EPP de Digilent en Basys2?

Tengo un FPGA Basys2 de Digilent y estoy implementando la interfaz EPP descrita en enlace . Esto permite que un programa llamado Adepto envíe y reciba bytes desde un diseño FPGA a través del cable USB. Después de seguir esas instrucciones tu...
0
respuestas

¿Los pines Altera GPIO pueden leer el voltaje de entrada?

Tengo ALtera DE2-115, y tengo un módulo de sensor de luz, la salida del sensor de luz es un voltaje, ¿cómo puedo usar los pines Altera GPIO para leer el voltaje que viene? Gracias     
1
respuesta

vhdl "esperar hasta" en un bucle

Aparece un mensaje de error "Error (10398): Error de declaración de proceso de VHDL: la declaración de proceso debe contener solo una declaración de espera" para este código FOR i IN 0 TO N LOOP WAIT UNTIL tx_busy = '0'; tx_data <=...
1
respuesta

FPGA Synchronized Digit Counter se pone asíncrono!

Estoy tratando de implementar un contador de un dígito de 0 a 9 utilizando una placa FPGA. El dígito se incrementa cuando se establece la señal "pulso". La señal de "pulso" se establece cada número fijo N de ciclos de reloj. La frecuencia de rel...
2
respuestas

VHDL: Recibiendo datos desde el terminal al FPGA usando TTL

(Publiqué misma pregunta en stackoverflow pero no obtener la respuesta correcta) Soy novato en VHDL. Así que hoy, después de UART Tx, intenté leer los datos que provienen de la terminal de Realterm. Solo escribí códigos Rx para ver los dato...
3
respuestas

¿Las personas trabajan con FPGA para ganarse la vida? [cerrado]

Como estudiante, he estado trabajando con FPGA en un laboratorio de física por un tiempo, y me preguntaba si hay carreras basadas en FPGA y sus aplicaciones. Si no, ¿la experiencia con los FPGA es simplemente una buena habilidad adicional par...