Dado el siguiente código
library ieee;
use ieee.numeric_std.all;
use ieee.std_logic_1164.all;
library unisim;
use unisim.vcomponents.all;
entity sw_ctrl_top is
generic (
switch_window_g : positive := 50;
trig_heralding_dela...
Miembros respetados,
Quiero usar una técnica de clasificación que ordene N números usando Verilog tomando ciclos de reloj mínimos (menos complejidad de tiempo) como sea posible.
Por lo tanto, quiero obtener ayuda con respecto a la metodo...
Tengo un algoritmo:
y[n] = x[n] * sum(x[0:31])
x está en el flujo de entrada, y es el flujo de salida, ambos una muestra por ciclo de reloj. Una condición es que la entrada no sea contigua, hay un indicador válido que indica que cuando la e...
Soy nuevo en el mundo FPGA. Me preguntaba si alguien podría decirme el equivalente de Altera del Xilinx Zynq UltraScale + MPSoC?
Estoy buscando comprar una placa de desarrollo pero debe ser de Altera.
Gracias
Tom
Soy un ingeniero de software, por lo que esta pregunta probablemente muestre mi total ignorancia de este campo ...
He estado investigando varias opciones para fabricar circuitos lógicos digitales en bajo volumen. Los ASIC no son posibles y lo...
Estoy luchando para encontrar la configuración mínima y retener los tiempos para las entradas LVCMOS de 3.3V de un solo extremo en la hoja de datos. Me sorprende especialmente que la hoja de datos y handbook diferencian entre velocidad baja y...
¿Cómo probar las características de sintetización y tiempo de un módulo Verilog aislado que puede tener su propia interfaz mucho más amplia que la cantidad de pines del FPGA elegido?
El Xilinx XPS (parte de EDK) debe tener una lista de núcleos de IP presentes en la estructura de directorios que busco, pero no hay ninguno, como se ve en la siguiente figura, donde el anillo rojo indica dónde debe estar la lista de núcleos de I...
Estoy intentando leer desde la ROM y mostrar los datos en el monitor VGA.
He verificado que la ROM es funcional y funciona bien. Pero lo que obtengo en la pantalla es un patrón repetido de RGB. No son esos datos que están en la ROM.
Aquí es...
Estoy trabajando con un SPARTAN 3E-FT256 en Xilinx 14.1, y tengo que generar un reloj de 25 MHz a partir del reloj de a bordo de 50MHz. Lo estoy logrando con un Digital Clock Manager.
Estas son mis designaciones de UCF:
NET "CLK_50MHZ" LOC...