Recientemente conecté un ADC y un FPGA a través del protocolo JESD204B, y noté que los resultados no fueron los que esperaba. En el ADC's el bloque DDC tengo diferentes relaciones de filtro de decimación, por lo que, dependiendo del ancho de b...
He estado tratando de hacer algunos efectos de audio simples utilizando DE1 Altera FPGA, usando Verilog HDL.
Lo primero que quise hacer es eliminar el ruido de la entrada promediando las últimas 2 ^ N entradas. Esto solo parece estar agregando r...
Estoy intentando conectar un ADC con un FPGA a través de JESD, pero no puedo establecer un parámetro relevante en. Aquí es el enlace de la hoja de datos, donde en la página 92 hay varios parámetros. Para configurar algunos de ellos, en la pági...
Estoy trabajando en BASYS3 y usando Vivado. Tengo una señal de 3 MHz y tengo que acercarme a 190 MHz. BASYS3 puede aumentar la frecuencia 64 veces; sin embargo, mi problema es que BASYS3 toma al menos 10 MHz como una frecuencia de entrada DCM, p...
Ahora tengo un problema con la importación de VHDL generado por Matlab a FPGA. Todos los filtros que generé, me dan la misma imagen en SpectrumAnalyzer: buen ruido blanco.
Supongo que configuré los parámetros de cuantificación incorrectos o los...
Tengo una interfaz IO en paralelo de 32 bits (PIO) definida en un procesador NIOS II. Es para un conector de 32 pines en una placa.
He creado una instancia del NIOS en un módulo de nivel superior de verilog denominado test a continuaci...
Estoy tratando de desarrollar un enlace de datos en FPGA. El transmisor combina entrada de 8 canales a salida única. El Rx debe multiplexar la salida paralela de un solo canal a 8 bits.
Actualmente el sistema es fuente síncrono. En el lado Rx, n...
Actualmente estoy intentando comunicarme a través de I2C al transmisor HDMI ADV7511 de Zynq 7000 Soc, usé este ejemplo como referencia para el inicio, pero sin éxito, el programa se atasca en la función XIicPs_MasterSendPolled() en esta...
Tengo una interfaz IO en paralelo de 32 bits (PIO) definida en un procesador NIOS II. Es para un conector de 32 pines en una placa.
He creado una instancia del NIOS en un módulo de nivel superior de verilog denominado test a continuaci...
Comencé un diseño digital, un contador de tiempo de alta precisión, que se implementará en una FPGA Xilinx. Lo describiré en VHDL.
Leí varios artículos sobre este tema y descubrí que puedo usar el reloj multifase {0 °, 90 °, 180 °, 270 °} par...