reloj en cuadratura 4 frente a reloj en cuadratura 2 + bordes descendentes

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reloj en cuadratura 4 frente a reloj en cuadratura 2 + bordes descendentes

#1 de Entrepreneur (0 votos)

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Comencé un diseño digital, un contador de tiempo de alta precisión, que se implementará en una FPGA Xilinx. Lo describiré en VHDL.

Leí varios artículos sobre este tema y descubrí que puedo usar el reloj multifase {0 °, 90 °, 180 °, 270 °} para alcanzar una frecuencia de muestreo más alta. Puedo usar el Xilinx IP PLL (generación de reloj) para hacer el trabajo pesado.

Lo que me ha estado desconcertando con los relojes multifásicos es: por qué usar un reloj de cuatro fases en cuadratura {0 °, 90 °, 180 °, 270 °} cuando puedes activar tu proceso en los bordes descendentes de un dos ¿Reloj de fase en cuadratura {0 °, 90 °}?

fpga clock pll xilinx

pregunta VHDL

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Podría imaginar una máquina de estados finitos (circuito digital) que tuviera múltiples flancos de reloj disponibles para activarse, de modo que algún dispositivo pudiera realizar su tarea 1/4 o 1/2 reloj antes, y tal vez apretar un paso adicional en el mismo cantidad de tiempo. Pero como diseñador, si no ve un beneficio para ella en su aplicación, entonces probablemente sería mejor basar el diseño en un sistema de reloj simple y no intentar ser demasiado sofisticado.

Ciertos dispositivos, como los microprocesadores, se benefician mucho al utilizar relojes de varias fases. Pero he diseñado muchas máquinas de estado y siempre he podido hacer lo que tenía que hacer con un solo reloj rápido.

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