Recientemente conecté un ADC y un FPGA a través del protocolo JESD204B, y noté que los resultados no fueron los que esperaba. En el ADC's el bloque DDC tengo diferentes relaciones de filtro de decimación, por lo que, dependiendo del ancho de banda de la señal entrante ( Bw) y frecuencia central (Fc), la relación de decimación (D) que aplico es diferente. En general, configuré D para ser 4, 8, 16 o 32 dependiendo de Bw y Fc. De todos modos, los resultados que obtuve son los siguientes:
Comosepuedeverenlaimagen,laproporcióndedecimaciónde32nofuncionacomodebería,mientrasqueelrestofuncionacorrectamente.LaprincipaldiferenciaentreellosesqueenD=32,elJESDestáconfiguradoparatrabajarconunatasadedatosúnica(SDR),mientrasqueenelrestodeconfiguraciones,funcionaenDoubleDR(DDR).ConfiguréelJESDenelladoFPGAconlosparámetrosquesefijaronenlapágina39delahojadedatosdelADC,porloquenodeberíahaberunproblemaconelmododetransmisióndevelocidaddedatos.Detodosmodostodavíanoestáfuncionando.Paramásinformación,lasconfiguracionesqueutilicésonlassiguientes:
- D=4->DDR=1,P54=1
- D=8->DDR=1,P54=1
- D=16->DDR=1,P54=1
- D=32->DDR=0,P54=1
ElproblemaprobablementenoestérelacionadoconeltratamientodedatosenMatlabparatrazarlosgráficos,yaqueel"orden" de los datos de recepción es el mismo para D = 16 y D = 32, cuando el primero funciona bien pero no el segundo . ¿Qué puede estar provocando tal mal funcionamiento?
Cualquier ayuda sería apreciada!