Spartan 6 clocking resources . El enlace aquí se refiere a los recursos de reloj del FPGA espartano-6. Estoy usando la primitiva DCM-CLKGEN descrita en el enlace, para generar un reloj de división por 8 basado en un reloj de entrada. Funciona...
El siguiente diagrama es la estructura de MAC paralela.
En el MAC paralelo, tanto la adición parcial como la acumulación de productos tienen lugar al mismo tiempo. Lasumaparcialdeproducto+unidaddeacumulacióndelmacparaleloanteriorsemuestraaconti...
Tengo un procesador NIOS II suave creado en un FPGA de Altera. Tengo 4 pines JTAG conectados desde el FPGA a un chip FTDI (llamémoslos A1, A2, A3, A4). También tengo los pines JTAG de 2 MCU conectados al FPGA (llamémoslos B1, B2, B3, B4 y C1, C2...
Utilicé $ fopen, $ fclose y $ fwrite en mi código verilog. Funcionó con simulación, pero cuando hice la implementación de FPGA no está funcionando. Mi pregunta es que estos trabajos con implementación de FPGA también o no?
Estoy buscando determinar la plausibilidad de la ingeniería inversa de un diseño de un FPGA. Supongamos que una empresa fabrica su diseño revolucionario en FPGAs y he logrado adquirir uno. Mi objetivo es eliminar la configuración del chip y reco...
Quiero generar una onda sinusoidal con una frecuencia de 20 MHz, utilizando un FPGA (Cyclone 3 EP3C10E) y un convertidor DAC de 10 bits externo ( enlace ).
Tengo una vaga idea de que el algoritmo DDS o Cordic funcionará, pero no los conozco m...
¿Cuál es el código Verilog para la operación de longitud de bit? Ejemplo: Si Y = 45897, necesito BitLength (Y) = 16. El código verilog para BitLength (Y) es? Por favor, ayúdame a escribir esto.
Por ejemplo, tome la máquina de TIC HP / Agilent / Keysight i3070 ... ¿por qué hay tantos chips personalizados en ella? ¿No podría hacerse lo mismo con FPGA / opamps y relés listos para usar? Las pruebas que ejecuta no son tan sofisticadas. Po...