Estoy conectando un monitor VGA con el kit Spartan 3e. Tengo un problema con el código y recibo muchas advertencias, como se muestra a continuación.
¿Alguien podría explicar las advertencias?
WARNING:Xst:1780 - Signal <reg_led> is...
Soy un estudiante de ingeniería y se supone que debo pedir una Junta de FPGA. No eran muy específicos en lo que yo necesitaba. Sin embargo, todo lo que sé es que se supone que debo poder ejecutar el paquete de versión web gratuita "Quartus II"....
Si tiene un procesador, puede ver la cantidad de GFLOPS para saber algo sobre las operaciones por segundo de punto de flotación, pero ¿cómo puede decir algo sobre el rendimiento de un FPGA, cuando tiene la hoja de datos? Por ejemplo, el DE1 SoC...
Estoy generando un pulso cuadrado de 3.3V a 0V desde FPGA y a través de un cambio de nivel (12V a 0V). La salida que requerimos es de -10V a 2V. ¿Cualquier sugerencia? Nos estamos preguntando si usar el comparador ahora o ¿hay alguna forma mejor...
Estoy tratando de implementar la cadena de acarreo en FPGA y quiero que el resault de cada bloque se escriba en el registro. Cada bloque es un sumador de 10 bits con el siguiente código:
-- Carry10 Adder-------------------------------
library...
Sé cómo encender los LEDs fpga usando los botones y los interruptores. Todavía tengo problemas para averiguar cómo puedo recibir una señal de los botones a los conectores de expansión. Además, ¿cómo debo modificar el UCF?
Básicamente, ¿cómo p...
Me refiero a los ICS (ASIC) con una complejidad, velocidad, etc. similares. Comparemos conmutadores Ethernet a FPGA de Kintex (tenga en cuenta que el cambio más caro de la lista es aproximadamente tan caro como el Kintex más barato):
Los...
Estaré haciendo un análisis que requiere al menos estimaciones de potencia con precisión de ciclo. De lo que recojo, la herramienta PowerPlay solo calcula el consumo total de energía.
También he analizado Synplify, pero por lo que puedo decir...
Soy nuevo en systemverilog. Recientemente estoy trabajando en un proyecto para decodificar un flujo de datos de un AVALON_ST. Utilizando systemverilog. Mi dispositivo de destino es Stratix V y el reloj es de 200Mz.
module decoder(
// clk and...
always_comb begin
for (index = 0; index < NUM_REQUESTORS; index++ ) begin
if (valid[index]) begin
grant = index;
break ;
end
end
end
Mi conjetura es que sintetizará en una cadena...