Spartan 6 clocking resources . El enlace aquí se refiere a los recursos de reloj del FPGA espartano-6. Estoy usando la primitiva DCM-CLKGEN descrita en el enlace, para generar un reloj de división por 8 basado en un reloj de entrada. Funciona bien siempre que el reloj de entrada sea estable.
Pero ahora muevo el reloj de entrada a cada 90 us +/- 5%. Veo que aunque el DCM no pierde el bloqueo, toma mucho tiempo (15 a 20) cambiar la frecuencia de salida después de cambiar la frecuencia de entrada. Esto es para mí indeseable. ¿Alguna sugerencia?
Esta pregunta se publicó en El foro de Xilinx y la sugerencia fue restablecer el DCM cada vez que pierde el bloqueo. Pero el problema es que el DCM no está perdiendo el bloqueo.