¿Puedo proteger el ruido dentro de un FPGA con un plano de tierra?

¿Qué estándar de IO estás usando?

3ns sería una gran solicitud, por ejemplo, CMOS33, pero debería ser factible para LVDS dependiendo del grado de velocidad de FPGA y cómo ha restringido el tiempo (¿Ha restringido el tiempo, no?).

Los Altera son un poco notorios porque a veces hacen que el IO mixto dentro de un banco sea un completo dolor, mezclar el IO diferencial y el único en particular es algo que debes verificar con Quartus antes de poder saber si funcionará, el Las reglas son oscuras y específicas del dispositivo.

El desacoplamiento de potencia es sin duda un posible problema y, a estas tasas, debe realizar un diseño controlado por impedancia si la red tiene más de unos pocos centímetros de largo (y la terminación es una buena cosa).

En primer lugar, esa señal debe ser digital para que se alimente a un FPGA. Por 'ruido' en una señal digital me imagino sonando y picos. Nunca he oído hablar de tal efecto de acoplamiento en el tejido FPGA estándar. Si ese efecto existiera, sería una pesadilla y un problema importante para los diseñadores de FPGA. Así que mi conjetura educada es que el acoplamiento ocurre en otro lugar. Los indicadores que sugeriría son:

• Los pines FPGA (en realidad las bolas) están bastante apretados, una señal que se ejecuta junto a un reloj o una señal de alta frecuencia puede acoplar el ruido.
• FPGA no solo dibuja corrientes relativamente altas, sino que también inyecta ruido HF en los suministros, si no se desacopla lo suficiente, ese ruido puede acoplarse a las señales.
• FPGA generalmente registra señales con un reloj, esto significa que los bordes se volverán sincrónicos (retrasados) y los pulsos más estrechos que un período de reloj pueden desaparecer por completo. Eso podría llamarse 'ruido' por algunos.