Estoy intentando generar un sistema que incluya HPS (Hard Processor System) del Cyclone V SoC en Quartus Prime Qsys. En la etapa "Generar HDL" obtuve los siguientes errores. No espero que se analicen todos los códigos de error, pero los puse aqu...
Actualmente estoy trabajando en la interacción con la memoria SSD a través de un FPGA utilizando el protocolo SATA. Estoy usando una placa de evaluación Xilinx KC705 y el SSD es de Samsung. He conectado el dispositivo SSD a la placa KC705 a trav...
Estoy trabajando en un diseño en Xilinx Zynq. Después de la síntesis e implementación, la peor holgura negativa es aproximadamente 8.9ns, lo que significa que el circuito funciona a aproximadamente 112MHz. Sin embargo, después de agregar núcleos...
Tengo la junta de desarrollo de DE1 Soc. He estado siguiendo este video de youtube para comenzar a mostrar algunas cosas en la pantalla.
No puedo mostrar nada en la pantalla en este momento a menos que el negro de tono cuente.
Inicialmente,...
La página 39 de UG161 habla sobre la compresión / descompresión e implica que se puede utilizar la compresión bitgen o prom para acortar el tamaño del flujo de bits de configuración. Lo más importante es que necesito saber si, al usar la opción...
Las versiones anteriores de Xilinx ISE suite tenían la herramienta XPower que tenía la opción -tb para simular el uso de energía basado en el tiempo de un FPGA mediante un archivo de entrada .vcd como este:
xpwr design.ncd -v -s design...
Supongamos que tenemos dos relojes de 100 mhz y 200 mhz, ambos generados a partir de un PLL dentro de un FPGA. Si son vistos como dos dominios de reloj independientes, entonces todo debería funcionar bien en el diseño, pero habrá una mayor compl...
Estoy interesado en usar un FPGA que tenga salida HDMI y entrada de mouse y teclado para hacer una GUI / escritorio primitiva. El FPGA tendrá algún procesamiento en segundo plano, y básicamente quiero crear un gráfico gráfico de esto. También qu...
No puedo entender por qué g y b están atascados. Tengo entendido que always@(posedge clock) se ejecutará en cualquier momento en que la entrada del reloj pase de 0 a 1. Tengo el pin del reloj conectado a un pll que está controlado por el...
Tengo una salida SD / HD / 3G-SDI accionada por un LMH0303, un circuito de aplicación estándar bastante original, directamente de la hoja de datos.
El flujo de datos SDI es generado por un FPGA XC7K70T, así que tengo un gran control sobre la fre...