¿Cómo podemos comparar dos diseños diferentes que realizan la misma tarea (por ejemplo, el procesamiento de una imagen de 256x256) y ambos implementados en diferentes FPGA, en términos de tiempo de procesamiento (segundos)?
Por ejemplo, uno d...
Pregunta:
¿Sería posible y factible para un principiante utilizar Verilog HDL y una placa Altera DE2 para leer la entrada del ADC HX711 de un sensor de peso (ver más abajo), y si es así:
¿Qué tipo de datos estoy leyendo?
¿Dónde / cómo...
Me gustaría usar los módulos nRF8001 de Nordic en los modos Maestro y Esclavo y también me gustaría conectarlo con FPGA Spartan-3E utilizando SPI. Estoy considerando comprar el nRF8001 DevKit .
Creo que los estándares BLE exigen que un dispo...
Estoy trabajando en el modelado de un circuito implementado en un FPGA, y la pregunta fundamental que sigo encontrando es la siguiente: ¿qué es un elemento lógico? Necesito poder modelar la respuesta temporal de la salida cuando la entrada cam...
Estoy codificando un cronómetro que muestra décimas de segundo en las dos pantallas del extremo derecho y segundos en las dos pantallas de la izquierda. La síntesis se completa correctamente, pero después de crear el archivo UCF e intentar imple...
Tengo un circuito que ha sido diseñado por System Generator para ser implementado en FPGA. La salida del circuito es una señal de CPM (Modulación de fase continua) en la cual es evidente que su frecuencia instantánea es variable. Debería transmi...
Estoy intentando crear un componente Eagle para el Altera EP4CE22, que viene en paquetes BGA y SMD, donde en realidad hay diferentes pines disponibles en el exterior del paquete.
¿Es posible reutilizar el mismo símbolo para ambos, no conectar...
He diseñado un circuito en generador de sistema. Estoy usando un FIFO en la salida. Quiero conectar el pin we de FIFO al reloj de FPGA, pero no sé cómo debo hacerlo en System Generator . En otro idioma, ¿cómo puedo acceder al reloj de FPGA...
Creé un divisor de reloj con el siguiente código. Seguí los pasos en el libro del profesor chu.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
entity clock_divider is
Port ( reset : in STD_LOGIC;
clk : in STD_LO...
Estoy intentando comenzar a aprender la programación de FPGA y quiero comenzar con XC3S2000 (Spartan III ). En la tabla 1, veo un recuento de 2M en la puerta que es mucho más alto que los Spartans más avanzados y no pudo encontrar la velocidad...