Tengo un DE1-SoC con algunos datos que llegan a través de una tarjeta AD.
Después del procesamiento digital, quiero transmitir datos a una PC host para su registro.
Estoy tratando de descubrir la forma más fácil de hacer esto. Nunca he usad...
Estoy usando basys 3 y VHDL para crear un cronómetro y necesito hacerlo tanto para la pantalla de 7 segmentos de la propia basys3 como para una pantalla externa de 4 dígitos de 7 segmentos. Mi instructor me dio el código divisor del reloj para l...
Soy un nuevo FPGA y estoy trabajando con el PDF "IntroToSpartanFPGABook"
Estoy viendo el archivo "restricciones.ucf "y (porque soy perezoso), se me ocurrió que podía crear una carpeta" restricciones.ucf "para mi (Papilio) Megawin, que puedo A...
Supongamos que el repositorio de IP contiene dos versiones de la misma IP. ¿Xilinx Vivado permite la creación de instancias de ambas versiones en el mismo diseño, o eso puede ser conflictivo de alguna manera?
Me gustaría entender diferentes enfoques para implementar un contador de dominio de reloj cruzado. En todas las siguientes posibilidades tengo:
clk_a : in std_logic;
clk_b : in std_logic;
reset : in std_logic;
-- cross-domain counter
signal f...
Estoy transformando el diseño de un controlador de retroalimentación (controlador PI) que ya estaba en Simulink, a FPGA usando Xilinx System Generator. El principal problema de diseño que estoy enfrentando es el tiempo de holgura negativo. Estoy...
Estoy modificando un proyecto de Spartan 6 para actualizar varias interfaces externas de rutas de datos de 16 a 32 bits. Lo tengo en cuenta que todas las señales en un bus de datos o direcciones deben asignarse a un banco de E / S (pero los buse...
Tenemos una NIC (computadora A) conectada a Marvell 88e1116R a través de un cable Ethernet, el chip Marvell se conecta a Xilinx FPGA, la FPGA está conectada a ADSL Analog front end (AFE), la AFE está conectada a un grado telefónico torcido cable...
Según tengo entendido, un búfer de transposición es donde escribimos datos de una matriz nxn como filas y luego podemos leerlos como columnas de la misma matriz. No parece haber un bloqueo de IP para crear tal entidad. ¿Cómo se puede realizar ta...
Recientemente me he involucrado en el diseño de FPGA y solo estoy probando un nuevo hardware de SoC de Zync. He seguido un tutorial en línea para hacer parpadear algunos LED, sin embargo, lo he modificado para que parpadee todos los LED a difere...