Estoy trabajando con VHDL para los FPGA de Xilinx y estoy tratando de crear algunos componentes jerárquicos. Al crear una instancia de un componente B dentro de otro componente A, ¿qué clk se espera que pase al componente B, una referencia direc...
Tengo un controlador DDR implementado en un FPGA usando Altera / Intel / Quartus, y estoy tratando de hacer que las restricciones sean correctas para el pin bidireccional DQS. Este pin es un pin estroboscópico de datos que el dispositivo DDR con...
Actualmente estoy trabajando con un dispositivo Arria 10 (específicamente un módulo Indus SoM ReflexCES A10). Los pines GPIO del dispositivo se dividen en bancos IO con voltajes VCCIO específicos que controlan los bancos.
Estamos bastante aju...
El problema que encontré está en la interfaz de diseño entre Xilinx FPGA y DAC. El diseño está bajo Xilinx Vivado 2017.1.
El bloque del sistema se ve así.
EsunaconexiónLVDSentreDACyFPGA.YelrelojdedatosDDRfuncionaa200MHz.Elrelojylosdatosestán...
¿Qué puede causar que los tiempos de subida se desvíen de un fpga a un enet Phy? ¿Se puede rastrear capacitancia?
Este es un tablero de 14 capas de alta densidad. Los trazados se dirigen desde el fpga al conector de la cinta, a lo largo de un...
Tengo un diseño FPGA que usa 2 relojes externos (INCLK y TXCLK) de un ADC para bloquear los datos que también provienen de un ADC (TXOUT) y un reloj del sistema.
Un INCLK TXCLK y clk_sys definidos como relojes primarios en el editor de restri...
Estoy trabajando en un proyecto con Lattice XP2-30E FPGA y convertidor analógico a digital AD9238 . El retraso de propagación de CLK a DATOS del convertidor de anuncios se especifica en la hoja de datos como:
t ~ pd_ad_min ~ = 2ns
t_pd_ad...
que yo sepa, siempre se utiliza el bloque @ * en el circuito combinacional, y
la lógica dentro de always @ * se ejecuta secuencialmente independientemente del reloj (asíncrono).
Sin embargo, parece que la lógica dentro del bloque always @...
Quiero usar el transceptor gtp de Artix7 xc7a200t para enviar y recibir datos de Ethernet, por lo que el transceptor está en dúplex completo y enmarcado. El reloj de referencia del transceptor es de 200 MHtz.
Quiero enviar mis paquetes Ethern...
Como proyecto escolar, quiero escribir un controlador muy simple para una memoria flash en una placa IC. El chip FPGA es Altera 5CEFA4F23C8 y el flash es MX25L3206E.
Hice un esfuerzo para producir las señales SCLK, SI y otras que el chip nece...