Tengo un archivo VHDL simple que se puede simular correctamente y que se sintetiza con Quartus II-11.0 (edición web). Puedo interactuar con interruptores, leds, siete segmentos y botones pulsadores.
Mi problema es que entre los 9 tableros Alt...
Voy a conectar un DSP de 5 V CMOS al 3.3 V Flex 6000 FPGA .
Este FPGA admite 3.3V y 5V IO de acuerdo con la siguiente figura de la hoja de datos:
Dado que el FPGA que encontré en stock es la versión de 3.3V, debo conectar VCCINT y VC...
Hola, he hecho la placa Spartan 6 y ahora estoy tratando de que funcione, he logrado que la programación del flash SPI funcione, así que puedo cargar flujos de bits, pero tengo un problema que algunos de los pines IO no permanecer en el estado d...
Tengo un FPGA Spartan3E 250K. Tengo un bloque de puerto de doble falta de coincidencia implementado. Según mis cálculos, hacer una memoria RAM de 8Kbytes debería ser posible. Sin embargo, ISE cambiará la RAM de mi bloque a una RAM distribuida (s...
Estoy utilizando el planificador de pines de Quartus II para colocar mis señales de E / S en mis pines del Cyclone IV. Estoy atascado en el siguiente error de ajuste:
Error (169029): El pin adc0_in [0] es incompatible con el banco de E / S...
Estoy tratando de relacionar el ADC ADS8548 de TI con Xilinx XC3S700AN FPGA para obtener las coordenadas de un acelerómetro.
Cuando fui a través de la especificación del ADC, encontré que pin20 es un pin muxed para DB11 / REFBUFEN.
El D...
He descargado el minsoc de los opencores y viene con un microprocesador junto con un rs232 núcleos. He configurado todas las cadenas de herramientas y descargo el diseño en mi FPGA.
Ejecuto un programa simple que agrega 1 a lo que recibe el r...
Hace un tiempo pregunté a esta pregunta sobre el uso de un chip ram para generar señal VGA desde un fpga. Después de leer las respuestas, me di cuenta de que había muchas dificultades prácticas para hacerlo y que mi conocimiento como aficionad...
He implementado un contador de 4 bits utilizando HDL. Ahora he descargado el código a un kit de FPGA con un oscilador de 50 Mhz. Esto significa que el período de reloj será igual a 0.02 microsegundos y, en consecuencia, no reconoceremos el proce...
Estoy trabajando en la plataforma ACTEL Fusion que proporciona el softcore Cortex M1. ¿Es posible que los esclavos AHB-lite accedan a la memoria Cortex M1? Por ejemplo, si mi archivo C principal tiene una matriz de unsigned_int 's. ¿Es posible p...