Preguntas con etiqueta 'fpga'

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Creando un contador en Verilog para el parpadeo del LED en el kit de inicio de Lattice

Tengo una placa de inicio X03LF de celosía con 6900C FGPA. Hay ocho LED disponibles en esta placa y un botón pulsador. El objetivo de mi código es diseñar un contador de 8 bits que se incremente cada vez que se presiona un botón. También hay...
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salida de audio en mi FPGA

Hice una pregunta muy mala relacionada con esto ayer, lo siento, esto es más completo y tiene más sentido. este es el manual del nexys 4 FPGA que estoy usando enlace - la sección relevante es 16 - salida de audio mono basado en este manu...
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Conduciendo la máquina de estado en FPGA directamente desde la entrada

Estoy aprendiendo Verilog y en el proceso tratando de implementar algunos circuitos lógicos simples (y como todos, un SOC simple) Implementé un UART simple, y funcionó bien durante la simulación y los bancos de prueba, pero después de la sínt...
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¿Restricciones de tiempo para los relojes de muestra central generados reenviados?

Descripción del problema Estoy tratando de descubrir la forma "correcta" de restringir (en formato .xdc - esto es en Vivado) un reloj sincronizado de fuente reenviado que se genera (por división) del reloj del sistema y se realiza un muestr...
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Método de encapsulación de partes de código

Tengo un prototipo de un multivibrador monoestable simple como este: -- Libraries ------------------------------------------------------------------- --! Main library library ieee; --! std logic components use i...
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¿Cómo escribir un archivo de restricción para el reloj dividido en Verilog?

Estoy utilizando la placa FPGA Basys 3 en mi universidad, con una frecuencia de reloj de 100MHZ, dividí el reloj predeterminado ( clk ) por 216 y obtuve clk_out en la salida como el reloj minimizado después de la división. Si se usa...
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Problema de reinicio extraño en el diseño FPGA

Estoy enfrentando un problema extraño. He escrito un UART y un FSM. Este diseño solo imprime texto en la pantalla automáticamente, justo después de cargar el flujo de bits. El problema es: cuando cargo el flujo de bits, el texto se imprime sin n...
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¿Puedo restringir la salida de datos a la salida del reloj, o solo a ambos en relación con el reloj interno?

Tengo un pequeño diseño de prueba en un Altera CycloneIV GX, donde me gustaría enviar datos sincrónicos a un reloj cerrado. AN433 ofrece una gran cantidad de ejemplos, pero todos definen las restricciones de la ruta de salida en relación co...
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¿Cómo sabe FPGA que el archivo de configuración está presente en la memoria Flash durante el arranque?

¿Qué áreas de la memoria flash se escanean durante el inicio para asegurarse de que haya un archivo de configuración en la memoria flash externa?     
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MAX10 .pof archivo problema, quartus II y usb blaster

Después de una revisión de la placa MAX10. Al programar el MAX10 con .pof, la placa MAX10 no se inicia cuando se enciende o después de que se completa la programación de .pof. Sin embargo, el funcionamiento normal se logra al programar .sof....