¿Qué puede causar que los tiempos de subida se desvíen de un fpga a un enet Phy? ¿Se puede rastrear capacitancia?
Este es un tablero de 14 capas de alta densidad. Los trazados se dirigen desde el fpga al conector de la cinta, a lo largo de una cinta corta y luego a lo largo de una segunda PCB hasta una conexión de Ethernet en Gb enet usando rgmii.
Usando resistencias que emparejan el lado de la cinta 10bt y 100 bt funcionan con cierta pérdida de paquetes, pero Gb no funciona. los tiempos de subida, independientemente de la configuración de fpga, los tiempos de subida y caída se ven afectados. Tanto el tiempo de muestra como el tiempo de espera para Gb enet no se pueden cumplir.
He rediseñado la cinta en lugar de todos los datos para que sean gnd sig gnd sig gnd sig etc. etc. Quitar la cinta o probar el tablero con conexiones duras todavía tengo tiempos de subida lentos.
Mis inundaciones de gnd están a 0.1 mm o menos de todas las líneas de señal enet y ambos lados. ¿Podría esto agregar capacitancia? Tal vez vias? Después de resolver este problema, ¿cómo simularé la cinta? Gracias.