usando el reloj de FPGA en el generador del sistema

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He diseñado un circuito en generador de sistema. Estoy usando un FIFO en la salida. Quiero conectar el pin we de FIFO al reloj de FPGA, pero no sé cómo debo hacerlo en System Generator . En otro idioma, ¿cómo puedo acceder al reloj de FPGA en System Generator. ? ¿Puede alguien ayudarme?

    
pregunta CLAUDE

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He visto al menos dos formas de usar System Generator:

  1. En Simulink, ejecute todo el proceso de síntesis e implementación y genere un archivo .bit
  2. Convierta el diseño del Generador del sistema a los dos archivos VHDL yourdesign .vhd y yourdesign _cw.vhd. Luego ejecute la síntesis e implementación en ISE o Vivado después de importar los archivos VHDL en su proyecto y atar los puertos manualmente.

No estoy seguro si lo que está preguntando es posible si está usando el método 1. Sin embargo, si está usando el método 2, siempre puede conectar la entrada we de FIFO a un bloque de entrada amarillo, luego, cuando coloque su componente VHDL generado automáticamente en su diseño de nivel superior, puede vincular el reloj al puerto we que creó.

    
respondido por el rhearty1

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