Cualquier flip flop tipo D tiene una especificación para un ancho de pulso de reloj mínimo. Por ejemplo, el 74LVC374 tiene un tiempo típico de 1.5ns para Vcc = 3V.
¿Pero qué puede pasar con el flip flop si se aplica un pulso más corto a la en...
Dado un circuito de flip-flop JK (usando un flip flop D con un MUX 2 por 1) ¿cómo puedo obtener una tabla de verdad de este circuito?
D = JQ '+ K'Q
Nota: Esta NO es una pregunta de tarea. Simplemente quiero saber cómo realizar un segui...
Estoy tratando de construir un circuito para n relés, cada relé debe mantener su estado (es decir, enganchado).
Mi primera idea fue usar decodificadores, pero claramente esta fue una mala opción, ya que el estado de los relés no se mantendrá,...
Necesito ayuda para resolver problemas de práctica:
Un flip-flop MUX-NOT (flip-flop MN) se comporta de la siguiente manera. Si M = 1, el flip-flop complementa el estado actual. Si M = 0, el siguiente estado del flip-flop es igual a N. Derive...
Diseñe una máquina de estados finitos Moore que detecte 1 0 1 en forma consecutiva
Los dígitos en el flujo de entrada de 0 y 1 recibieron cada ciclo de reloj.
El circuito debe generar un 1 cuando detecta 1 0 1 como consecutivo
dígi...
Como sabe, si tiene un multiplexor de 4 bits, si ingresa 0101, la salida 5 pasa a nivel alto, pero justo cuando ingresa otra cosa como 0001, la salida 5 pasa a nivel bajo y la salida 1 va a nivel alto.
Necesito que el multiplexor recuerde el...
A mi leal saber y entender, podemos hacer todo lo que un flip-flip JK puede hacer con un flip flop. Entonces, ¿cuál es la necesidad del flip flop JK que tiene una tabla de excitación más compleja y más entradas?
Estoy seguro de que debe haber...
Tengo el siguiente circuito:
¿Ves ese + 5V en la esquina superior izquierda (ignorar el inferior por ahora)? Está conectado a J, S, J y S. Sé que puedo simplemente agarrar 4 cables y conectar cada uno a mi + 5V en mi protoboard, pero me...
En mi diseño, quiero agregar un retraso de 4 segundos al flanco ascendente de la entrada Vin.
Intenté usar el siguiente circuito, pero el problema es que, en mi configuración, no puedo ver un retraso de 4 segundos. Aunque he comprobado por de...
En el siguiente circuito implementado en un FPGA tengo un error en el OUT1 (debido, supongo, al retardo de propagación del XOR superior, lo que hace que en el XOR inferior dos entradas no estén sincronizadas).
Aquísepuedeverlasimulacióndelaform...