" minimum tCO = <shortest clock to source register delay> + <micro clock to output delay> + <shortest register to pin delay >" es lo que encontré en este sitio (quartushelp.altera.com/15.0/mergedProjects/reference/glossa...
Pregunta: Diseñe una máquina de estados que dé salida a la secuencia 0 1 7 1 y luego a 1 7 1 1 7 1 y así sucesivamente. Un reinicio hará que la máquina vaya a la que sale 0?
Lo que he logrado hacer hasta ahora:
Dado que la secuencia tiene...
Aquí es cómo se ve el circuito.
Inicialmente, la salida del flip flop D es ALTA, cuando hay una entrada HIGH to LOW a través del multivirator, crea un pulso de 200ms, que se conecta al pin Borrar del Flip Flop.
¿No debería suceder esto?...
Acabo de empezar a aprender logisim, así que tengo una pregunta muy simple. Mi pregunta es qué hace el divisor. ¿Cuál es su función y cómo podemos implementarla (como en una placa de pruebas o en una tabla de capacitación)?
Gracias de antemano...
Tengo un proyecto de grupo que requiere que usemos tres chanclas con los siguientes requisitos.
Si x = 0 e y = 0, el contador sigue siendo el mismo.
Si x = 0 e y = 1, el circuito a través del estado pasa de 000, 001, ..., 111, vuelve a 000 y...
Acabo de estudiar el flip-flop en mi clase y esta es la imagen de la diapositiva que usó mi maestro que explica la construcción del SR Flip-flop
Sin embargo, encuentro que algo andaba mal con esta figura. Si las entradas son S = 1, R = 0,...
Estoy tratando de hacer un flip-flop JK en un entorno ActiveHDL.
Quiero hacerlo con puertas lógicas.
Debería verse así:
Esteesmicódigo:--nand3.vhdlibraryieee;useieee.std_logic_1164.all;entitynand3isport(A,B,C:instd_logic;D:outstd_logic);...
Tengo un pequeño proyecto / problema en el que estoy trabajando. Mientras corro una cinta transportadora continuamente con artículos en ella, necesito estampar todos los otros artículos. Estoy usando una fotocélula para detectar si un elemen...
¿Cómo cambia la acción de alternar en un flip-flop JK a estados alternativos? Cuando ambas entradas son 1, la salida de nor gates se fuerza a 0, entonces, ¿cómo se activan?
Este es mi código para un D-flip-flop async-reset-set. Estoy usando quartus y el módulo se compila, pero no hay manera de verificar si mi lógica es válida. Podría usar algunas opiniones externas.
El restablecimiento es asíncrono (1 = restable...