Sé lo siguiente para dos flip flops activados por flanco positivo en cascada.
Max(combinational logic delay) < Tclk_period + Tskew - Tsetup and
Min(combinational logic delay) > Tskew - Thold
Pero cuando considero el borde positivo ff...
Estoy respondiendo una pregunta sobre un Flip-Flop D con reinicio asíncrono con la salida de reinicio '0', que está configurada para que se active el flanco ascendente. Lo que no sé es la diferencia entre un flanco ascendente activado y un Flip-...
Conozco el circuito. Lo implemento usando verilog y dando resultado correcto. Como cuando tenemos que diseñar cualquier circuito digital dibujamos tabla de verdad. Optimizar el circuito usando K-map y luego implementar. En caso de que el borde s...
Simulé un registro de 32 bits con una entrada de habilitación en Vivado.
Lassiguientescosasnoestánclarasparamí:Noentiendoporqué0xFFFFFFFFestábloqueadoa5nsynoelvaloranterior0x0abcdeff.Debidoaqueelcambiodelaseñaldeentradade0x0abcdeffa0xFFFFFFFFes...
La literatura indica que un flip flop SR es un dispositivo secuencial y que los dispositivos secuenciales son aquellos cuya salida depende de sus entradas actuales y estado anterior . Sin embargo, eso no tiene sentido para mí: las chanclas so...
¿El tiempo de subida de la salida de un IC lógico (por ejemplo, flip-flop o inversor) o optoacoplador es independiente o depende del tiempo de subida de la entrada? Si la respuesta es dependiente, ¿hay otros dispositivos en los que el tiempo de...
A una de mis amigas se le hizo esta pregunta en una entrevista. ¿Cuál debería ser la respuesta?
Una pregunta más, ¿cómo el tiempo de espera puede ser negativo?
Mi pregunta es muy básica, pero pensé en pedir aquí para aclarar.
En el contador asíncrono, la salida de Flip Flop se da como entrada a otro Flip Flop como reloj, mientras que en el contador síncrono, la salida de Flip Flop se da como entrada di...
El flip flop tipo D necesita retroalimentación de su salida Q invertida para dividir la frecuencia entre dos. ¿Hay una explicación intuitiva para esto?