Tengo una pregunta con respecto al análisis de tiempo para señales DDR3 y DDR4.
¿Cómo hacemos análisis de tiempo para ver si todos los requisitos de configuración y retención se cumplen correctamente, teniendo en cuenta que tienen algoritmos de...
Estoy tratando de entender cómo funciona un circuito de recepción DDR. Estoy leyendo la hoja de datos de la familia MachXO2, página 22:
enlace
Lo que no entiendo es esto: hay algunos flip-flops etiquetados D y algunos etiquetados D / L....
Estoy tratando de entender la velocidad de transferencia de memoria mientras trabajo con DDR3. Estoy obteniendo números diferentes.
Por ejemplo, en Wikipedia enlace DRAM tiene una tasa de transferencia máxima de 6400 MB / sa 17066MB / s, se...
Estoy desconcertado sobre el propósito de las perlas de ferrita y la conexión a tierra en el kit de inicio PIC32MZ DA.
En la página 34 de la Guía del usuario muestra L2 y L3, y una conexión a tierra separada y red de energía. Aparecería est...
Tengo una pregunta con respecto a la terminación de SSTL DDR.
El Estándar JEDEC (JESD8-9B) sobre la Interfaz SSTL para DDR muestra dos métodos de terminación posibles, clase I con terminación paralela única y clase II con terminación paralela...
He visto la hoja de datos del Cyclone III y afirma que es compatible con DDR y DDR2.
Pero estaba buscando algunos buenos chips LPDDR para mi diseño.
¿Puedo usar el PHY dentro de Cyclone III con LPDDR ic?
¿Conoces otro FPGA compatible con LPDDR?...
Estoy tratando de entender cómo funciona internamente la memoria DDR SDRAM, y me estoy quedando atascado en un punto clave: cuántos bits salen realmente de una matriz de células y por qué.
Según tengo entendido, se accede a una sola celda en...
Tengo un procesador ARM que tiene un controlador de RAM de 72 bits de ancho (8 para ECC).
¿Puedo comprar por ejemplo. Dos chips de 32 bits y combinarlos? Si es así, ¿cómo?
¿Puedo comprar solo un 32bit y bajar el resto de pines de datos en...
Me gustaría saber si existe alguna regla para el plano de referencia de las señales de CA DDR4 en el diseño de PCB.
Vi una guía de diseño que especifica que el plano de referencia sea el plano de potencia VDDQ para las señales de CA, pero tengo...
No puedo entender completamente qué sección de la memoria externa disponible es segura asignar para un VDMA en la placa ZC702. Necesito dedicar 4MB de memoria para los tres cuadros (640 * 480 * 4bytes * 3 cuadros de memoria alineada). Según UG5...