Tengo una pregunta con respecto a la terminación de SSTL DDR.
El Estándar JEDEC (JESD8-9B) sobre la Interfaz SSTL para DDR muestra dos métodos de terminación posibles, clase I con terminación paralela única y clase II con terminación paralela doble, Figuras 4 y 5 de la Norma respectivamente.
El problema es que el estándar no distingue entre señales unidireccionales y bidireccionales (como los datos DQ).
¿Alguien sabe si la terminación es la misma para ambos grupos de señales, unidireccional y bidireccional?
En teoría, la resistencia de la serie Rs se coloca más cerca del conductor. Pero con señales bidireccionales ambos lados podrían actuar como conductores. ¿Significa esto que tenemos que colocar dos resistencias de la serie Rs, una a cada lado? Por lo que sé, los chips DDR no están terminados internamente.