Estoy tratando de entender el diseño de un chip DDR4 conectado a un FPGA. El esquema siguiente:
Traté de buscar hojas de datos del fabricante de la memoria que explicaran cómo tirar hacia arriba o hacia abajo de los pines que podrían es...
El DDR4 en cuestión es un Micron MT40A512M16JY . Desde el sitio del proveedor, puede obtener las hojas de datos, especificaciones, modelos de sim. Supongo que, a partir de los modelos de sim, debería poder ver la longitud del rastro de cada pin...
Estoy tratando de usar el Bloqueo de controlador de memoria en mi Xilinx Spartan 6 FPGA para configurar una interfaz con memoria LPDDR. Leí la Guía de usuario de MCB , y tengo bastante claro cómo funciona y cómo sería capaz de usarlo. Entonces,...
He estado tratando de entender el funcionamiento de los chips DRAM pero aparentemente en una gran confusión.
Supongamos que hay 8 bancos en un solo chip en un módulo. ¿Es solo un bit que sale de un solo banco y un byte de un chip por completo?
Y...
He estado intentando interconectar LPDDR2 ram con mi SOC pero me confundí en cuanto a cómo conectar las líneas CA. ¿Alguien tiene algún diseño de referencia de LPDDR2 del que pueda salir?
La forma en que se realizan las conexiones LPDDR2 con el bus CA es diferente entre estos dos procesadores. Pensé que dado que LPDDR2 es un estándar JEDEC, estos esquemas deberían estar interconectados con las mismas líneas desde sus respectivos...
Seguí algunos ejemplos y ya logré realizar una gran transferencia de S2MM (flujo a memoria asignada) mediante una AXI DMA .
Sin embargo, ahora estoy intentando lo contrario, es decir, para realizar una transferencia MM2S simple a un bloque de...
Estaba revisando algunas notas de aplicación para la colocación de la terminación de la serie de DDR y encontré que debía ubicarse cerca del procesador.
Pero si no estoy equivocado, la resistencia de terminación se coloca para que coincida co...
Estoy trabajando en un proyecto que involucra LPDDR4. He leído las secciones pertinentes de la especificación JEDEC LPDDR4 recientemente lanzada. Tengo varias preguntas con respecto a la independencia de la arquitectura de dos canales. Estas res...
Tengo un sistema que arranca en una frecuencia y luego el PLL principal se vuelve a cargar para continuar el arranque en una frecuencia más alta. Cuando se hace esto, el DDR se pone en actualización automática. Después de que se bloqueen los PLL...